WEKO3
アイテム
FPGAを用いたメニーコア評価基盤の構築とNoC評価
https://ipsj.ixsq.nii.ac.jp/records/94578
https://ipsj.ixsq.nii.ac.jp/records/945786f917d38-df05-41ff-bb03-c4243a82a7c9
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2013 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2013-07-24 | |||||||
タイトル | ||||||||
タイトル | FPGAを用いたメニーコア評価基盤の構築とNoC評価 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Design of FPGA-based Many-core Evaluation Platform and NoC Evaluation | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | アーキテクチャ評価 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
東京大学 | ||||||||
著者所属 | ||||||||
東京大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
The University of Tokyo | ||||||||
著者所属(英) | ||||||||
en | ||||||||
The University of Tokyo | ||||||||
著者名 |
泊, 久信
× 泊, 久信
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著者名(英) |
Hisanobu, Tomari
× Hisanobu, Tomari
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | メニーコアプロセッサの現実的な振る舞いを観測し、よりコア数の多いメニーコアの設計手法を検証するための評価基盤を構築した。プロセッサに実装されるコア数が大幅に増えたときに、合計命令スループットを最大限引き出せるようなプロセッサ機能およびチップ内のネットワークを設計する必要がある。同時に、それらのプロセッサを互いに接続するネットワークも増加したコア数に対応できるような設計である必要がある。シミュレーションベースの評価では、複数コアのエミュレーションを同期させる負荷が大きく、これを軽減させるとシミュレーション結果が不正確になるという問題があった。これにに加え、チップ内のネットワークが輻輳を起こすような状況では、シミュレーションによる性能予測が実機と更に離れてしまう。本研究では、メニーコアプロセッサのチップ内およびチップ外のネットワークの実証実験が可能な FPGA 基板を設計し、その上で動作する SH-2 命令セットのプロセッサを実装した。さらに、このプロセッサを用いチップ内ネットワークの実験を行い、いくつかのトポロジの資源見積りを行った。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | We developed a platform for examining realistic behavior of many-core processor and verifying a design method that supports higher core count in a processor. Core functions and on-chip network design that can extract as much instruction throughput as possible is required. An interconnect between many-core processors also needs to scale to the higher core count. Evaluations based on simulated results are not always feasible for large number of cores. Synchronizations of emulated processor cores are one of the most time-consuming parts of the simulation, and accuracy of the simulation needs to be traded off for the simulation speed. In addition when the network congests the simulated performance is further inaccurate. On this paper we developed an FPGA board that we use to verify both on-chip and off-chip interconnects. We have implemented a processor with SH-2 compatible instruction set. Using the board and the processor, an on-chip network is evaluated, and resource usage for topologies of the on-chi network is measured. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
研究報告計算機アーキテクチャ(ARC) 巻 2013-ARC-206, 号 24, p. 1-6, 発行日 2013-07-24 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |