@techreport{oai:ipsj.ixsq.nii.ac.jp:00094566,
 author = {藤原一毅 and 鯉渕道紘},
 issue = {12},
 month = {Jul},
 note = {チップ内ネットワーク (NoC) の通信遅延を削減するには，ホップ数を抑えることができる高次元なネットワークトポロジを利用することが有望である．しかし，多くの典型的な高次元トポロジは，チップ上へどのように配置するべきかが明らかでない．本報告では，高次元トポロジを持つ NoC のコア配置を二次割り当て問題としてモデル化し，総配線長を最小化するような準最適配置を求める手法を検討する．実験の結果，おおむね 512 コアまでの NoC に対し，ロバストタブーサーチ法により，準最適なコア配置を現実的な時間内で求めることができた．このとき，単純手法と比較して総配線長が最大 45% 削減された．},
 title = {高次元トポロジNoCの配線長最小化手法},
 year = {2013}
}