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アイテム
高次元トポロジNoCの配線長最小化手法
https://ipsj.ixsq.nii.ac.jp/records/94566
https://ipsj.ixsq.nii.ac.jp/records/945660203bdda-f654-47c1-a7b8-57987319c9a2
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC13206012.pdf (718.6 kB)
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Copyright (c) 2013 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-07-24 | |||||||
| タイトル | ||||||||
| タイトル | 高次元トポロジNoCの配線長最小化手法 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 通信 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 国立情報学研究所 | ||||||||
| 著者所属 | ||||||||
| 国立情報学研究所／総合研究大学院大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Informatics | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Informatics / The Graduate University for Advanced Studies | ||||||||
| 著者名 |
藤原一毅
鯉渕道紘
× 藤原一毅 鯉渕道紘
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | チップ内ネットワーク (NoC) の通信遅延を削減するには，ホップ数を抑えることができる高次元なネットワークトポロジを利用することが有望である．しかし，多くの典型的な高次元トポロジは，チップ上へどのように配置するべきかが明らかでない．本報告では，高次元トポロジを持つ NoC のコア配置を二次割り当て問題としてモデル化し，総配線長を最小化するような準最適配置を求める手法を検討する．実験の結果，おおむね 512 コアまでの NoC に対し，ロバストタブーサーチ法により，準最適なコア配置を現実的な時間内で求めることができた．このとき，単純手法と比較して総配線長が最大 45% 削減された． | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2013-ARC-206, 号 12, p. 1-6, 発行日 2013-07-24 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
