@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00092265,
 author = {橋本, 高志良 and 江藤, 正通 and 堀場, 匠一朗 and 津邑, 公暁 and 松尾, 啓志 and Koshiro, Hashimoto and Masamichi, Eto and Shoichiro, Horiba and Tomoaki, Tsumura and Hiroshi, Matsuo},
 book = {先進的計算基盤システムシンポジウム論文集},
 month = {May},
 note = {マルチコア環境では，一般的にロックを用いて共有変数へのアクセスを調停する．しかし，ロックには並列性の低下やデッドロックの発生などの問題があるため，これに代わる並行性制御機構としてトランザクショナル・メモリが提案されている．この機構においては，アクセス競合が発生しない限りトランザクションが投機的に実行されるため，一般にロックよりも並列性が向上する．しかし，Readafter-Readアクセスが発生した際に投機実行を継続した場合，その後に発生するストールが完全に無駄となる場合がある．本稿では，このような問題を引き起こすRead-after-Readアクセスを検出し，それに関与するトランザクションを敢えて逐次実行することで，全体性能を向上させる手法を提案する．シミュレーションによる評価の結果，提案手法により最大66.9%の高速化を確認した．, Lock-based thread synchronization techniques are commonly used in parallel programming on multi-core processors. However, lock can cause deadlocks and poor scalabilities. Hence, Transactional Memory (TM) has been proposed and studied for lock-free synchronization. On TM, transactions are executed speculatively unless a memory access conflict is caused, hence the performance of TM is generally better than that of lock. However, if speculative execution is continued when a Read-after-Read (RaR) access occurs, following stalls can be wasted. In this paper, we propose a speed-up technique by reducing concurrency considering conflicting addresses. The result of the experiment shows that proposed method improves the performance 66.9% in maximum.},
 pages = {162--169},
 publisher = {情報処理学会},
 title = {アドレス情報を利用した並列度の局所的低減によるハードウェアトランザクショナルメモリの高速化},
 volume = {2013},
 year = {2013}
}