2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価

• Item type: SIG Technical Reports(1)
• 公開日: 2013-03-06
• タイトル: 2コアアーキテクチャを対象とするトレースベースキャッシュシミュレーションの精度評価
• タイトル / 言語: en
• タイトル: Accuracy Evaluation of Trace-based Cache Simulation for Two-core L1 Caches
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: システムレベル設計技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科電子光システム学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University.
• 著者所属(英): en
• 著者所属(英): Dept. of Electronic and Photonic Systems, Waseda University.
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University.
• 著者名: 多和田, 雅師; 柳澤, 政生; 戸川, 望
• 著者名(英): Tawada, Masashi; Yanagisawa, Masao; Togawa, Nozomu
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 一般にプロセッサ上でアプリケーションを走らせた場合にキャッシュがどのように動作するかサイクル精度でシミュレーションすると時間がかかる．そこで，特定のキャッシュ構成を想定してサイクル精度でシミュレーションすることによりメモリアクセストレースを入手し，メモリアクセストレースを用いてキャッシュ動作をトレースベースシミュレーションするとシミュレーション時間を極めて短くできる．ここでキャッシュのトレースベースシミュレーションとは，メモリアクセストレースに従ってプロセッサがメモリアクセスすると仮定し，キャッシュがどのように動作するかのシミュレーションである．ところが，マルチコアアーキテクチャではメモリアクセスは原理的に，想定するキャッシュ構成によって変化する．トレースベースシミュレーションをマルチコアアーキテクチャに適用した場合，メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとトレースベースシミュレーション結果はサイクル精度シミュレーション結果と一致しない．本稿では，メモリアクセストレースを入手するときに想定したキャッシュ構成とトレースベースシミュレーションで想定したキャッシュ構成が異なるとき，トレースベースシミュレーションがどの程度，サイクル精度シミュレーションと一致するかを評価する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In trace-based cache simulation, we perform cache simulation based on a particular memory access trace obtained by cycle-accurate memory simulation. While cycle-accurate simulation takes too many time to run, trace-based cache simulation runs very fast and then we can evaluate many cache configurations in a short time. Let us consider a multi-core processor cache. We can obtain a memory access trace by using a cycle-accurate memory simulation but it can be changed when we consider another multi-core processor cache configuration. One of the main concerns in trace-based cache simulation applied to multi-core processor caches is its accuracy when the cache configuration that the memory access trace assumed is different from those the trace-based cache simulation targets. In this paper, we evaluate how much memory access traces affect cache configuration simulation when cache configurations simulated are different from the one that memory access traces assume, using several benchmark applications.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2013-EMB-28, 号 15, p. 1-6, 発行日 2013-03-06
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会