@techreport{oai:ipsj.ixsq.nii.ac.jp:00089443,
 author = {田口, 学豊 and 阿部, 洋一 and 木村, 啓二 and 笠原, 博徳 and Gakuho, Taguchi and Youichi, Abe and Keiji, Kimura and Hironori, Kasahara},
 issue = {14},
 month = {Jan},
 note = {本稿では，コンパイラと協調してシミュレーション精度を相互に切り替えることができるマルチコアアーキテクチャシミュレータによってシミュレーション速度を高速化する枠組みを提案する．本提案では，コンパイラを介して，対象プログラムにおける詳細シミュレーションを行うサンプリング量の決定や，並列化プログラムに対する精度切り換えコードの自動生成を行う．本手法を SPEC CPU 2000 の EQUAKE に適用したところ，誤差 1.6 パーセント以内で 50 倍～ 500 倍の高速化が可能であることを示した．, A parallelizing compiler cooperative multicore architecture simulation framework, which enables reducing simulation time by a flexible simulation-mode changeover mechanism, is proposed. A multicore architecture simulator in this framework has two modes; namely, functional-and-fast simulation mode and cycle-accurate-and-slow simulation modes. This framework generates appropriate sampling points for cycle-accurate mode and runtime for mode changeover of the simulator depending on a parallelized application by cooperating with a parallelizing compiler. The proposed framework is evaluated with EQUAKE from SPEC2000. The evaluation result shows 50 times to 500 times speedup can be achieved within 1.6% error.},
 title = {コンパイラと協調したシミュレーション精度切り換え可能なマルチコアアーキテクチャシミュレータ},
 year = {2013}
}