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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2013
  4. 2013-ARC-203

コンパイラと協調したシミュレーション精度切り換え可能なマルチコアアーキテクチャシミュレータ

https://ipsj.ixsq.nii.ac.jp/records/89443
https://ipsj.ixsq.nii.ac.jp/records/89443
8a1eb13e-7a1f-4af8-b2d4-c761aaada2bb
名前 / ファイル ライセンス アクション
IPSJ-ARC13203014.pdf IPSJ-ARC13203014.pdf (1.2 MB)
Copyright (c) 2013 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2013-01-24
タイトル
タイトル コンパイラと協調したシミュレーション精度切り換え可能なマルチコアアーキテクチャシミュレータ
タイトル
言語 en
タイトル A Parallelizing Compiler Cooperative Multicore Architecture Simulator with Changeover Mechanism of Simulation Modes
言語
言語 jpn
キーワード
主題Scheme Other
主題 モデリング・シミュレーション
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
早稲田大学
著者所属
早稲田大学
著者所属
早稲田大学
著者所属
早稲田大学
著者所属(英)
en
WASEDA UNIVERSITY
著者所属(英)
en
WASEDA UNIVERSITY
著者所属(英)
en
WASEDA UNIVERSITY
著者所属(英)
en
WASEDA UNIVERSITY
著者名 田口, 学豊 阿部, 洋一 木村, 啓二 笠原, 博徳

× 田口, 学豊 阿部, 洋一 木村, 啓二 笠原, 博徳

田口, 学豊
阿部, 洋一
木村, 啓二
笠原, 博徳

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著者名(英) Gakuho, Taguchi Youichi, Abe Keiji, Kimura Hironori, Kasahara

× Gakuho, Taguchi Youichi, Abe Keiji, Kimura Hironori, Kasahara

en Gakuho, Taguchi
Youichi, Abe
Keiji, Kimura
Hironori, Kasahara

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論文抄録
内容記述タイプ Other
内容記述 本稿では,コンパイラと協調してシミュレーション精度を相互に切り替えることができるマルチコアアーキテクチャシミュレータによってシミュレーション速度を高速化する枠組みを提案する.本提案では,コンパイラを介して,対象プログラムにおける詳細シミュレーションを行うサンプリング量の決定や,並列化プログラムに対する精度切り換えコードの自動生成を行う.本手法を SPEC CPU 2000 の EQUAKE に適用したところ,誤差 1.6 パーセント以内で 50 倍~ 500 倍の高速化が可能であることを示した.
論文抄録(英)
内容記述タイプ Other
内容記述 A parallelizing compiler cooperative multicore architecture simulation framework, which enables reducing simulation time by a flexible simulation-mode changeover mechanism, is proposed. A multicore architecture simulator in this framework has two modes; namely, functional-and-fast simulation mode and cycle-accurate-and-slow simulation modes. This framework generates appropriate sampling points for cycle-accurate mode and runtime for mode changeover of the simulator depending on a parallelized application by cooperating with a parallelizing compiler. The proposed framework is evaluated with EQUAKE from SPEC2000. The evaluation result shows 50 times to 500 times speedup can be achieved within 1.6% error.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告計算機アーキテクチャ(ARC)

巻 2013-ARC-203, 号 14, p. 1-7, 発行日 2013-01-24
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-21 16:33:56.547704
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