WEKO3
アイテム
配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナーのための熱評価手法
https://ipsj.ixsq.nii.ac.jp/records/89441
https://ipsj.ixsq.nii.ac.jp/records/894414ddfeddb-20fc-4d2e-85ea-11e54ddabc9c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC13203012.pdf (3.2 MB)
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Copyright (c) 2013 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-01-24 | |||||||
| タイトル | ||||||||
| タイトル | 配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナーのための熱評価手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Introducing Thermal Cost Function to Wire-Activity-Aware 3D-stacked Processor Floorplanner | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | モデリング・シミュレーション | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 電気通信大学電気通信学部 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報システム学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Electro-Communications, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者名 |
稲場朋大
放地宏佳
藤原大輔
眞島一貴
吉見真聡
入江英嗣
吉永努
× 稲場朋大 放地宏佳 藤原大輔 眞島一貴 吉見真聡 入江英嗣 吉永努
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 半導体の電力性能比を向上させる技術として，プロセスの微細化に加え， 3 次元積層が有効に働くことが報告されている．マイクロプロセッサの設計においても 3 次元化による様々な利点が期待される一方で，積層が生じさせる熱の扱いは重要な課題となっている．我々は，スイッチングアクティビティに基づいて配線長を決定し，省電力なフロアプランを得る 3 次元用モジュールマッパーを開発している．本研究報告では，熱密度のバランスと最大温度の削減を目的として，フロアプランナーに熱評価を導入し，得られた配置について議論する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The 3D-stacked silicon technology is reported to improve performance-power ratio of semiconductor along with microfabrication technology. While the 3D-stacked technology is also expected various advantages to design microprocessors, it is growing important problem to control heat-generation caused by layered structure. Our research group is developing a 3D module mapper based on switching activity to obtain optimal wire length for a electrical power saving floorplan. This report discusses layouts from our floorplaner introducing evaluation of heat-generation to achieve balancing heat density and reducing maximum temperature. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2013-ARC-203, 号 12, p. 1-5, 発行日 2013-01-24 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
