@techreport{oai:ipsj.ixsq.nii.ac.jp:00085924,
 author = {張, 宇 and 董, 青 and 中武, 繁寿 and 楊, 波 and 李, 静 and Yu, Zhang and Qing, Dong and Shigetoshi, Nakatake and Bo, Yang and Jing, Li},
 issue = {15},
 month = {Oct},
 note = {研究では、幾何学計画法 (Geometric Programming) に基づき、超微細プロセスにおける 6T-SRAM マクロ合成手法を提案する。レイアウトスタイルとして、各トランジスタを単位トランジスタに分割するトランジスタアレイ方式を採用する。 SRAM のノイズマージンとレイアウト依存効果の関係を解析し、 GP として定式して、トランジスタサイズと配置の同時に最適することを試みる。その結果、最適なトランジスタサイズと分割数を持つ SRAM マクロレイアウト生成に成功した。, This work presents a 6T SRAM design in nanometer process via geometric programming (GP). We adopt the transistor array (TA) as a layout style, where each transistor is decomposed into a set of unit transistors. We describe the GP program analyzing the relationship between the static noise margin of SRAM and the layout-dependent effects, and tackle to simultaneously optimize transistor sizes and the placement. As a result, we successfully generated the SRAM macro layout pattern with optimal transistor size and the finger number of each transistor.},
 title = {幾何学計画法によるSRAMマクロ合成手法張},
 year = {2012}
}