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アイテム
幾何学計画法によるSRAMマクロ合成手法張
https://ipsj.ixsq.nii.ac.jp/records/85924
https://ipsj.ixsq.nii.ac.jp/records/859246355b02c-162c-422e-9d84-7160d25ab97b
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM12157015.pdf (1.1 MB)
2100年1月1日からダウンロード可能です。
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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| SLDM:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2012-10-11 | |||||||
| タイトル | ||||||||
| タイトル | 幾何学計画法によるSRAMマクロ合成手法張 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | CMOS Op-amp Circuit Synthesis with Geometric Programming | |||||||
| 言語 | ||||||||
| 言語 | eng | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 北九州市立大学大学院国際環境工学研究科 | ||||||||
| 著者所属 | ||||||||
| 北九州市立大学国際環境工学部情報メデイアエ学科 | ||||||||
| 著者所属 | ||||||||
| 北九州市立大学国際環境工学部情報メデイアエ学科 | ||||||||
| 著者所属 | ||||||||
| (株)設計アルゴリズム研究所 | ||||||||
| 著者所属 | ||||||||
| (株)設計アルゴリズム研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| School of Environmental Engineering, The University of Kitakyushu | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Information and Media Engineering, the University of Kitakyushu | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Information and Media Engineering, the University of Kitakyushu | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Design Algorithm Laboratory, Inc., | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Design Algorithm Laboratory, Inc., | ||||||||
| 著者名 |
張, 宇
董, 青
中武, 繁寿
楊, 波
李, 静
× 張, 宇 董, 青 中武, 繁寿 楊, 波 李, 静
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| 著者名(英) |
Yu, Zhang
Qing, Dong
Shigetoshi, Nakatake
Bo, Yang
Jing, Li
× Yu, Zhang Qing, Dong Shigetoshi, Nakatake Bo, Yang Jing, Li
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 研究では、幾何学計画法 (Geometric Programming) に基づき、超微細プロセスにおける 6T-SRAM マクロ合成手法を提案する。レイアウトスタイルとして、各トランジスタを単位トランジスタに分割するトランジスタアレイ方式を採用する。 SRAM のノイズマージンとレイアウト依存効果の関係を解析し、 GP として定式して、トランジスタサイズと配置の同時に最適することを試みる。その結果、最適なトランジスタサイズと分割数を持つ SRAM マクロレイアウト生成に成功した。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This work presents a 6T SRAM design in nanometer process via geometric programming (GP). We adopt the transistor array (TA) as a layout style, where each transistor is decomposed into a set of unit transistors. We describe the GP program analyzing the relationship between the static noise margin of SRAM and the layout-dependent effects, and tackle to simultaneously optimize transistor sizes and the placement. As a result, we successfully generated the SRAM macro layout pattern with optimal transistor size and the finger number of each transistor. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2012-SLDM-157, 号 15, p. 1-6, 発行日 2012-10-11 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
