WEKO3
アイテム
マルチスケールフィルタ向けアクセラレータ・アーキテクチャの提案
https://ipsj.ixsq.nii.ac.jp/records/85921
https://ipsj.ixsq.nii.ac.jp/records/8592109658278-8ad5-4035-887f-483be2e3b7bc
名前 / ファイル | ライセンス | アクション |
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2100年1月1日からダウンロード可能です。
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Copyright (c) 2012 by the Institute of Electronics, Information and Communication Engineers
This SIG report is only available to those in membership of the SIG. |
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SLDM:会員:¥0, DLIB:会員:¥0 |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2012-10-11 | |||||||
タイトル | ||||||||
タイトル | マルチスケールフィルタ向けアクセラレータ・アーキテクチャの提案 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Accelerator Architecture for Multi Scale Filter Operation | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州大学院システム情報科学府 | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学研究院 | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学研究院 | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学研究院 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Information Science and Electrical Engineer-ing, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Information Science and Electrical Engineer-ing, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Information Science and Electrical Engineer-ing, Kyushu University | ||||||||
著者名 |
上野, 伸也
GauthierLovic, Eric
井上, 弘士
村上, 和彰
× 上野, 伸也 GauthierLovic, Eric 井上, 弘士 村上, 和彰
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著者名(英) |
Shinya, Ueno
Gauthier, LovicEric
Koji, Inoue
Kazuaki, Murakami
× Shinya, Ueno Gauthier, LovicEric Koji, Inoue Kazuaki, Murakami
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 画像認識技術が様々な分野で使われ,画像認識アプリケーションを高性能・低消費エネルギーで実行するプロセッサが要求されている.画像認識アプリケーションの実行時間の多くを占めるのはフィルタ処理である.そのため, GRAPE-DR のように演算器をアレイ上に並べるアーキテクチャが適している.しかしながら,処理ごとにフィルタの大きさが異なるため,従来のようにメモリとのデータ入出力を行う演算器が最上段と最下段に固定されている場合,一度に動作させることの可能な演算器が少なくなってしまう.そこで,本稿では,メモリとのデータ入出力に柔軟性を持たせた DSP (Data Stream Processing) Tile 型アクセラレータ・アーキテクチャを提案する.提案するアクセラレータは, DSPTile という小規模なフィルタ処理を実行可能な Tile を大量に集積しており,各 DSPTile がメモリと通信を行える.さらに,各 DSPTile は他の DSPTile へ演算結果を渡せるように接続されている.これらを利用して,小規模なフィルタ処理を複数並列に実行したり,大規模なフィルタ処理を実行したりすることが可能である.本稿では,面積オーバーヘッドを考慮しながら,詳細なアーキテクチャの決定を行う. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Image recognition processing includes a number of filter operations which dominate the total execu tion time. Exploiting ALU array to accelerate the filter operations is one of the most promising approaches to achieve such energy-efficient executions. However, it is difficult for conventional ALU array accelerator to achieve high-performance and low-energy for multi-scale filter operations. To tackle this issule this paper proposes DSP (Data Stream Processing) tile accelerator for multi scale filter operations. Tile accelerator has many DSP tiles which can execute a small size of filter efficiently. Each DSP tile is connected with three-dimensionally implemented scratch-pad memories via TSVs. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
研究報告システムLSI設計技術(SLDM) 巻 2012-SLDM-157, 号 12, p. 1-6, 発行日 2012-10-11 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |