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アイテム
メッシュ接続FPGAアレーにおける高性能ステンシル計算
https://ipsj.ixsq.nii.ac.jp/records/82192
https://ipsj.ixsq.nii.ac.jp/records/82192ac9cba01-2319-42da-aa9b-99101811acd8
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2012 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Symposium(1) | |||||||
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公開日 | 2012-05-09 | |||||||
タイトル | ||||||||
タイトル | メッシュ接続FPGAアレーにおける高性能ステンシル計算 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | High Performance Stencil Computation on Mesh Connected FPGA Arrays | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | リコンフィギャラブルシステム | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
資源タイプ | conference paper | |||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科/現在,株式会社東芝セミコンダクター&ストレージ社 | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科/日本学術振興会特別研究員(DC1) | ||||||||
著者所属 | ||||||||
東京工業大学大学院情報理工学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology / Presently with Toshiba Semiconductor & Storage Producuts Company | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology / JSPS Research Fellow | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
著者名 |
小林, 諒平
× 小林, 諒平
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著者名(英) |
Ryohei, Kobayashi
× Ryohei, Kobayashi
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | FPGAは高い性能を達成するカスタムのハードウェアアクセラレータを容易に構築する事を可能にする注目すべきデバイスである.本稿では,科学技術計算において重要な計算カーネルの1つであるステンシル計算のための,多数の小規模FPGAを用いたスケーラブルな計算手法を提案する.本稿では2Dメッシュ型に接続された複数のFPGAで構成されるステンシル計算システムのアーキテクチャとその初期実装について述べる.隣接するFPGA間の通信オーバーヘッドを削減するために各FPGAにおける計算順序を調整することで,高い通信と計算のオーバーラップ率を実現する.まず,単一FPGAの性能を評価したところ,0.16GHzで動作する場合には2.37Wの消費電力で2.24GFlop/sの性能を達成することを確認した.また1個のFPGAの結果を元に,256個のFPGAで構成するシステムの性能および電力あたりの性能を見積もったところ,全体で573GFlop/sの性能を0.94GFlop/sWの電力あたりの性能で実現できることがわかった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | FPGA (Field Programmable Gate Array) is a remarkable device to easily develop custom hardware accelerators with higher performance. In this paper, we propose scalable stencil computation mechanism by employing multiple small FPGAs. Stencil computation is one of the most important kernels in scientific computations. This paper describes the architecture of our multi-FPGA-based stencil computation system with 2D-mech topology and the details of primary implementation. In order to eliminate the handshaking overhead among the neighbor FPGAs, computation order is customized for each FPGA to increase the overwrap rate of computations and communications. The evaluation result shows that a single FPGA node archives 2.24GFlop/s in 0.16GHz operations with 2.37W power consumption. We estimated the system performance of 256 FPGAs. The 256 FPGAs system achieves 537GFlop/s with 0.94GFlop/sW efficiency. | |||||||
書誌情報 |
先進的計算基盤システムシンポジウム論文集 巻 2012, p. 142-149, 発行日 2012-05-09 |
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出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |