低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ

• Item type: SIG Technical Reports(1)
• 公開日: 2012-01-12
• タイトル: 低電圧動作におけるマージン拡大機能を有する連想度可変キャッシュ
• タイトル / 言語: en
• タイトル: Associativity-Variable Cache to Adaptively Expand Operating Voltage Margin
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサ・アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 神戸大学大学院システム情報学研究科
• 著者所属: 独立行政法人科学技術振興機構，CREST
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Graduate School of System Informatics, Kobe University
• 著者所属(英): en
• 著者所属(英): Japan Science and Technology Agency CREST
• 著者名: 鄭, 晋旭; 中田, 洋平; 奥村, 俊介; 川口, 博; 吉本, 雅彦
• 著者名(英): Jinwook, Jung; Yohei, Nakata; Shunsuke, Okumura; Hiroshi, Kawaguchi; Masahiko, Yoshimoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では、低電圧動作時における最適なキャッシュの構成が得られる連想度可変キャッシュを提案する。連想度可変キャッシュは 2 つのキャッシュウェイをペアで構成した構造を持ち、メモリセルとして ７T/14T SRAM を使用する。それにより、連想度を可変にすることが可能となり、動作環境に応じて連想度を適切に選ぶことでキャッシュの動作マージンを拡大する。すなわち、動作環境に適したキャッシュの構成を取ることで低電圧動作時の信頼性改善が可能である。実チップの測定に基づく評価の結果、4.93％ の IPC 劣化で最低動作電圧が 115mV 改善できることを確認した｡また､面積評価の結果､32KB キャッシュの場合 1.91％､256KB キャッシュの場合 5.57％ の面積オーバヘッドがあることを確認した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents a dependable cache memory for which associativity can be reconfigured dynamically. The proposed associativity-reconfigurable cache consists of pairs of cache ways. The proposed cache can dynamically enhance its reliability in the dependable mode, thereby trading off its performance. The reliability of the proposed cache can be scaled by reconfiguring its associativity. Moreover, the configuration can be chosen based upon current operating conditions. Our chip measurement results show that the proposed dependable cache possesses the scalable characteristic of reliability. Moreover, it can decrease the minimum operating voltage by 115 mV. The cycle accurate simulation shows that designing the L1, L2 caches using the proposed scheme results in 4.93% IPC loss on average. Area estimation results show that the proposed cache adds area overhead of 1.91% and 5.57% in 32-KB and 256-KB caches, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2012-ARC-198, 号 11, p. 1-6, 発行日 2012-01-12
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会