@article{oai:ipsj.ixsq.nii.ac.jp:00079578,
 author = {片下, 敏宏 and 佐藤, 証 and 菅原, 健 and 本間, 尚文 and 青木, 孝文 and Toshihiro, Katashita and Akashi, Satoh and Takeshi, Sugawara and Naofumi, Honma and Tatafumi, Aoki},
 issue = {12},
 journal = {情報処理学会論文誌},
 month = {Dec},
 note = {本論文では，次世代ハッシュ関数SHA-3の候補として提案されたスポンジ関数型のアルゴリズムLuffaに対し，複数のハードウェア・アーキテクチャを提案し，90nm CMOSスタンダードセル・ライブラリによるASIC実装およびXilinx Virtex-5とSpartan-6によるFPGA実装性能評価を行った．その結果ASICでは，回路規模14.7K～62.8Kgatesにおいてスループット3.6G～35.1Gbpsとなり，小型からきわめて高速な実装まで実現可能なことが分かった．またFPGA実装でも同様に，Virtex-5では750～1,548Slicesにおいて1.3G～7.0Gbps，Spartan-6では592～1,535Slicesにおいて1.3G～5.5Gbpsと，同様の実装性能が示された．さらに，同じスポンジ関数型でありSHA-3候補のKeccakアルゴリズムと同条件において比較したところ，Luffaはスループットにおいて同等の性能を持ちつつ，小型実装においてはおよそ半分の回路規模となり，回路構成の柔軟性が高いことが分かった．このほか，データバス構成とデータ処理の独立性が演算回路共有の効果に影響することが分かり，ハッシュ関数の設計においてハードウェア実装ではデータ処理の並列性が重要であることが明らかとなった．, This paper presents hardware architectures of the hash algorithm Luffa proposed for the next generation hash standard SHA-3. The architectures were evaluated by using a 90nm CMOS standard cell library and Xilinx Virtex-5 and Spartan-6 FPGA devices. The ASIC implementations achieved a variety of circuits, from compact to very high-speed; throughputs of 3.6G-35.1Gbps with hardware resources of 14.7K-62.8Kgates. The FPGA implementations also showed high performances; throughputs of 1.3G-7.0Gbps with hardware sizes of 750-1,548Slices for Virtex-5, and throughputs of 1.3G-5.5Gbps with hardware sizes of 592-1,535Slices for Spartan-6. In comparison with other SHA-3 candidate Keccak that belongs to a category of a sponge function as same as Luffa, Luffa showed advantages in flexibility from high-speed (comparable to Keccak) to compact (half size of Keccak) hardware implementations. The results also show that data bus structure and parallelism of processing effect in design flexible.},
 pages = {3755--3765},
 title = {ハッシュ関数Luffaのハードウェア実装},
 volume = {52},
 year = {2011}
}