@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00078178,
 author = {森本, 喬 and 小林, 良太郎 and 杉原, 真 and Takashi, Morimoto and Ryotaro, Kobayashi and Makoto, Sugihara},
 book = {組込みシステムシンポジウム2011論文集},
 month = {Oct},
 note = {近年の集積回路の微細化に伴い，ソフトエラーと呼ばれる現象の発生が増加している．特に SRAM であるキャッシュはソフトエラーに対して脆弱であり，ソフトエラー耐性の向上が必要となる．メモリ回路のソフトエラー耐性向上手法として，誤り訂正符号 （ECC） 技術がしばしば用いられる．ECC の使用はメモリ回路においてアクセスレイテンシの増加を伴う．アクセスレイテンシの増加は，キャッシュを搭載した高い性能が要求される組込みシステムでは許容できない．本研究では，キャッシュのアクセスレイテンシを増加せずに，ECC 技術を適用したスクラッチパッドメモリ （SPM） を用いるソフトエラー耐性向上手法を提案する．計算機実験により，SPM 未実装時と比較して最大 72% のソフトエラー耐性向上を確認した．, Recent advances in shrinking integrated circuits increase occurrences of soft errors. In particular, since SRAM-based caches are vulnerable to soft errors, it is necessary to improve soft errors tolerance. As soft errors tolerance improvement methods for memory circuits, error correcting code (ECC) techniques often are used. Using ECC involves the increase of access latencies in memory circuits. The increase of access latencies cannot be permitted for embedded systems, which require high performance, with caches. In this paper, we propose a method to improve soft errors tolerance by using a scratch-pad memory (SPM) with ECC techniques, without increasing cache access latencies. Our computer experiments show soft errors tolerance improvement by up to 72%, compared to a system without SPM.},
 pages = {12-1--12-10},
 publisher = {情報処理学会},
 title = {スクラッチパッドメモリ搭載組込みシステムのソフトエラー耐性を向上するメモリオブジェクト配置手法},
 volume = {2011},
 year = {2011}
}