低消費電力アクセラレータCool Mega-Array(CMA)-2の実チップ評価

• Item type: Symposium(1)
• 公開日: 2011-10-12
• タイトル: 低消費電力アクセラレータCool Mega-Array(CMA)-2の実チップ評価
• タイトル / 言語: en
• タイトル: Real Chip Evaluation of a Low-Power Accelerator Cool Mega-Array(CMA)-2
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 慶應義塾大学理工学部
• 著者所属(英): en
• 著者所属(英): Faculty of science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of science and Technology, Keio University
• 著者名: 伊澤, 麻衣; 小崎, 信明; 安田, 好宏; 木村, 優之; 天野, 英晴
• 著者名(英): Mai, Izawa; Nobuaki, Ozaki; Yoshihiro, Yasuda; Masayuki, Kimura; Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: Cool Mega-Array (CMA) は，近年要求が高まる高性能低電力アクセラレータのための新しいアーキテクチャである．CMA は大きな組み合わせ回路から成る演算素子 (PE) アレイ，データアクセスを制御する小規模な μ コントローラ及びデータメモリから構成される．PE アレイに DVFS やウェーブパイプラインを適用し，μ コントローラによってアレイからの演算結果を集約するタイミングを制御することで，高いエネルギー効率を実現する．最初のプロトタイプである CMA-1 は 65nmCMOS process を用いて実装した．CMA-1 はアレイサイズ 8×8 で設計され，実チップでは高いエネルギー効率を達成した．この CMA-1 を改良し，より高い性能とエネルギー効率を達成することを目指して，CMA-2 を 40nm CMOS process を用いて開発した．CMA-2 はアレイサイズを 10×8 に拡張し，また，μ コントローラをパイプライン化すると共に，命令メモリの容量を倍にした．更に，PLL を搭載することにより，I/O と μ コントローラの周波数を分離し，μ コントローラにより高周波数のクロックを安定して供給できるようにしている．実チップでの評価の結果，CMA-2 はレイアウト上の問題が大きく，最大エネルギー効率は CMA-1 に及ばなかったが，sepia filter では 6.9% の電力効率の向上を達成した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Cool Mega-Array or CMA is a novel high performance but low power accelerator architecture for battery driven mobile devices. CMA is consisting of a large PE array with pure combinatorial logic, a small μ-controller to keep flexibility of data management, and data memory. CMA is able to achieve high energy efficiency by appling DVFS and wave-pipeline to the PE array. The first prototype CMA-1 with 8×8 PE array was implemented with 65 nm CMOS process, and achieved a high degree of energy efficiency. To achieve higher performance and energy efficiency, the second prototype CMA-2 with 10×8 PE array was implemented with 40nm CMOS process. The depth of instruction memory was doubled, and μ controller was pipelined. PLL was introduced to separate the system clock from I/O clock, and the μ controller can work with a higher clock generated from PLL. The evaluation result with real chip shows that the power efficiency of CMA-2 is 6.9% higher than that of CMA-1 with sepia filter.
• 書誌情報: 組込みシステムシンポジウム2011論文集; 巻 2011, p. 9-1-9-6, 発行日 2011-10-12
• 出版者 / 言語: ja
• 出版者: 情報処理学会