@techreport{oai:ipsj.ixsq.nii.ac.jp:00078142,
 author = {森谷, 章 and 松井, 一 and 小川, 貴也 and 望月, 厚志 and 小玉, 翔 and 狩野, 和代 and 中山, 啓満 and 古藤, 晋一郎 and 石渡, 俊一 and Akira, Moriya and Hajime, Matsui and Takaya, Ogawa and Atsushi, Mochizuki and Sho, Kodama and Kazuyo, Kanou and Hiromitsu, Nakayama and Shinichiro, Koto and Shunichi, Ishiwata},
 issue = {5},
 month = {Oct},
 note = {今日、マルチメディアシステムや H.264 で符号化する多くの場合において、HD画像が幅広<使われている。しかしながら、H.264 の符号化処理では多くの計算やメモリアクセスを必要とするため、高性能な H.264 エンコーダを開発することは未だ困難である。本論文では、H.264 エンコーダの一例について述べる。本エンコーダは、フル HD 60i の画像を二倍速で符号化でき、インターレース画像における符号化ツールとして MBAFF とフィールド゜ピクチヤ構造をサポートしている。また、MBAFF を考慮した上でのパイプライン設計と階層型動き探索手法により、メモリバンド幅を削減している。本エンコーダは、6511nm CMOS テクノロジで 1637K の論理ゲート数と 336.5KB の on-chip SRAM で構成されている。, HD video sequences are widely used in today's multimedia systems and many of these are encoded with H.264 codec. However, it is still challenging to develop a high-performance H.264 encoder because the H.264 encoding process needs a large amount of computations and memory accesses. In this paper, a novel H.264 encoder is described. This encoder can encode video sequences of full HD 60i at double speed. Both MBAFF and Field-Pic structure are supported as coding tool for interlaced video sequences. The memory bandwidths are reduced by using a hierarchical motion estimation method and a pipeline configuration with consideration of MBAFF. The encoder is implemented with 1637K logic gates and 336.5KB on-chip SRAM in the 65nm CMOS technology.},
 title = {MBAFFおよびフィールド・ピクチャ構造対応Ｈ.264フルHD60i二倍速エンコーダIP},
 year = {2011}
}