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Via数削減による大規模LSIレイアウトの高速DRC手法
https://ipsj.ixsq.nii.ac.jp/records/71814
https://ipsj.ixsq.nii.ac.jp/records/71814a2e831e7-2fda-4416-974e-475a76e7934e
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM11148017 (667.6 kB)
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Copyright (c) 2011 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2011-01-10 | |||||||
| タイトル | ||||||||
| タイトル | Via数削減による大規模LSIレイアウトの高速DRC手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | The High-speed DRC Technique for VLSI Layout by Reducing Vias | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | システムLSI設計技術 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| TOOL株式会社EDA製品事業部 | ||||||||
| 著者所属 | ||||||||
| TOOL株式会社EDA製品事業部 | ||||||||
| 著者所属 | ||||||||
| TOOL株式会社EDA製品事業部 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学大学院情報生産システム研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Technical Department EDA Product Division, TOOL Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Technical Department EDA Product Division, TOOL Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Technical Department EDA Product Division, TOOL Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The Graduate School of Information, Production and System, Waseda University | ||||||||
| 著者名 |
亀井, 智紀
安部, 拓哉
本垰, 秀昭
渡邊, 孝博
× 亀井, 智紀 安部, 拓哉 本垰, 秀昭 渡邊, 孝博
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| 著者名(英) |
Tomoki, Kamei
Takuya, Anbe
Hideaki, Hontao
Takahiro, Watanabe
× Tomoki, Kamei Takuya, Anbe Hideaki, Hontao Takahiro, Watanabe
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | GDSⅡ などのレイアウトデータでは，多層配線の配線間の接続箇所に Via が使用されているが，近年，DFM （Design for Manufacturability） 技術の浸透により，配置される Via の数が爆発的に増加している．Via 図形のデータが増加すると，DRC （Design Rule Check） を行う EDA ツールにとっては，計算コストが増大し，解析に多くの時間とメモリ空間を必要とする．そこで本研究では，解析データから Via を必要最小限まで擬似的に削減し，その上で DRC の一つである配線幅チェックを行った．Via を削減しない場合と比較して，数倍～数百倍解析時間が短縮された． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In layout data such as GDS II, Vias are used for connection points between multilayer wiring. In recent years, the number of Vias to be arranged has been increasing explosively in accordance with the spread of DFM (Design for Manufacturability) technology. Increase of Via graphic data would rise computation costs for an EDA tool that performs DRC (Design Rule Check) and require long time and memory space for an analysis. Therefore, in this study, Vias were spuriously reduced to minimum from analysis data and the wire width was checked, which was one of the DRCs. Comparing with the case that Vias are not reduced, analysis time has been shortened by several times - several hundred times. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2011-SLDM-148, 号 17, p. 1-6, 発行日 2011-01-10 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
