@techreport{oai:ipsj.ixsq.nii.ac.jp:00069331,
 author = {原田, 裕基 and 西原, 佑 and 松本, 剛史 and 藤田, 昌宏 and Hiroki, Harada and Tasuku, Nishihara and Takeshi, Matsumoto and Masahiro, Fujita},
 issue = {10},
 month = {May},
 note = {現在デバッグの作業において，バグの位置を特定する作業に特に時間が費やされている．本研究では，システムレベル設計を対象とした，バグの位置を特定する手法を提案する．さらに，この手法を効率化するために本稿ではバグモデルを導入する．バグモデルは設計記述において起こり得る記述誤りを形式的に定義したものである．このバグモデルの導入により，バグの具体的な修正方法が明らかになり，よりデバッグに有用な情報を得る事が可能になる．実験結果により，本手法によってバグの位置を大幅に絞り込め，デバッグに有用な情報を得る事ができる事を示す．またケーススタディにより，バグモデルを複合的に利用することによって，ある程度複雑なバグに対してもデバッグ支援を行える事を示す．, If an errorneous behavior is detected by simulation of hardware designs, it is very difficult and time-consuming to identify and fix the bug. In this paper, we propose a method to identify the location of bugs by utilizing SAT solvers, for a given system-level design and a set of failing patterns that make the outputs of the design incorrect. Also, to get possible solutions to fix bugs, we introduce bug models into the SAT-based proposed method. In this method, bug models are introduced in the design under debugging, and the method tries to find which bug models can make the design outputs correct for a given failing patterns. Experimental results show that the proposed method can provide the possible locations of bugs and possible solutions to fix them. Also, we describe that the proposed method can provide the debug solutions for real bugs.},
 title = {充足可能性判定に基づくシステムレベルデバッグ支援手法におけるバグモデルの導入による効率化},
 year = {2010}
}