並列化コンパイラによるソフトウェアコヒーレンシ制御

• Item type: SIG Technical Reports(1)
• 公開日: 2010-04-14
• タイトル: 並列化コンパイラによるソフトウェアコヒーレンシ制御
• タイトル / 言語: en
• タイトル: Parallelizing Compiler Directed Software Coherence
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサ資源管理
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学基幹理工学部情報理工学科
• 著者所属: 早稲田大学基幹理工学部情報理工学科
• 著者所属: 早稲田大学基幹理工学部情報理工学科
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者名: 間瀬, 正啓; 木村, 啓二; 笠原, 博徳
• 著者名(英): Masayoshi, Mase; Keiji, Kimura; Hironori, Kasahara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，あらゆる情報機器において処理性能の向上および低消費電力化のため，マルチコアの採用が進んでおり，今後チップ上に集積されるコア数はさらに増え，メニーコア時代が訪れると考えられている．しかしながら，64，128 コア以上のメニーコアプロセッサにおけるコヒーレントキャッシュハードウェアは回路規模的にも消費電力的にも実装コストが大きくなりすぎるため，実用化が困難と考えられている．本稿では，キャッシュコヒーレンシ制御機構を持たない共有メモリ型のマルチプロセッサシステムにおいても，並列化コンパイラによりコヒーレントキャッシュと同等な処理を可能とする，ソフトウェアコヒーレンシ制御手法を提案する．本手法を OSCAR 自動並列化コンパイラに実装し，4 コアまではハードウェアコヒーレント機構を持つが，5 コア以上はノンコヒーレント共有メモリ動作となる，8 コア構成の情報家電用マルチコア RP2 において評価を行ったところ，4 アプリケーションプログラムにおいて 4 コアまででノンコヒーレントキャッシュモードでもコヒーレントキャッシュモードと同等以上の性能が得られ，さらに 8 コア使用時にも 1 コア使用時と比較して平均 4.88 倍の速度向上が自動で得られた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As multicore processor becomes widely used in various computer systems, the number of cores integrated in a chip is increasing for improved performance and reduced power consumption toward manycore era. However, cache coherency hardware in manycore processors which integrates over 64 or 128 cores is hard to implement both for circuit area and energy cost. This paper proposes a parallelizing compiler directed software coherence for shared memory multiprocessor systems without hardware cache coherence mechanism that enables as same parallelization as on hardware coherent cache. We implemented the proposed method in OSCAR automatic parallelizing compiler and evaluated on RP2, a multicore for consumer electronics integrating 8 cores, that can support hardware coherent cache mode under 4 cores and non-coherent shared memory multiprocessor mode over 4 cores. The evaluation results shows that automatic parallelization with the proposed software coherence mechanism achieves as much or even better performance than hardware coherence under 4 cores. Also, the software coherence gives us 4.88x speedup for 8 cores in average on 4 application programs against sequential execution.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2010-ARC-189, 号 7, p. 1-10, 発行日 2010-04-14
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会