@techreport{oai:ipsj.ixsq.nii.ac.jp:00068977,
 author = {笹川, 雄二郎 and 向後, 卓磨 and 山崎, 信行 and Yujiro, Sasagawa and Takuma, Kogo and Nobuyuki, Yamasaki},
 issue = {9},
 month = {Mar},
 note = {Chip Multiprocessor（CMP） におけるコア数の増加に伴い，コア間の相互接続方式として Network-on-Chip（NoC） が注目を集めてきており，リアルタイムシステムにおいてもその有用性が期待される．NoC はバスと比較してバンド幅が大きい一方で，ルータ遅延を主要因とする大きな転送遅延を持つ．転送遅延を抑えるために，様々な低遅延ルータが提案されているが，現在提案されているルータの低遅延化手法はリアルタイム処理を考慮しておらず，リアルタイムシステム向けルータに適用した場合，優先度逆転問題が生じてしまう．本研究では，優先度逆転問題を生じさせずに，低遅延化を行うリアルタイムシステム向け先読みアービトレーション機構付ルータの設計および実装を行った．先読みアービトレーション機構付ルータと通常のルータの最高優先度パケットの転送遅延を比較した結果，7.6% の信号線の増加と 2.5% のルータ面積の増加で，最高優先度パケットの転送遅延を平均 8.1% 削減することができた．, Since the number of cores on a multi-processor is recently increasing, Network-on-Chips (NoC） is anticipated for method of interconnections between cores on a multi-processor and it is expected to come to support real-time systems. Although NoCs have higher bandwidth than buses, they have high transfer latency mainly depending on router latency. Although a number of low latency router is proposed to reduce transfer latency, they can cause priority inversion. In this paper, we design and implement a pre-arbitration router for realtime systems. The results of comparison between basic router and pre-arbitration router shows that the wire and area increases by 7.6% and 2.5% respectively, however the transfer latency of the highest priority packet is reduced by 8.1%.},
 title = {リアルタイムオンチップネットワーク向け先読みアービトレーション機構付ルータの設計と実装},
 year = {2010}
}