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アイテム
CPUと密に結合したコプロセッサによるハードウェア/ソフトェア協調設計
https://ipsj.ixsq.nii.ac.jp/records/67374
https://ipsj.ixsq.nii.ac.jp/records/67374ac96ad0a-fb61-4677-9829-2b96eebbab5c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC10187016.pdf (1.2 MB)
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Copyright (c) 2010 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2010-01-21 | |||||||
| タイトル | ||||||||
| タイトル | CPUと密に結合したコプロセッサによるハードウェア/ソフトェア協調設計 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Hardware/Software Co-Design Based on Coprocessor Tightly Coupled with CPU | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 設計法・設計環境 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 関西学院大学 | ||||||||
| 著者所属 | ||||||||
| 関西学院大学 | ||||||||
| 著者所属 | ||||||||
| 京都高度技術研究所 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kwansei Gakuin University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kwansei Gakuin University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| ASTEM RI/Kyoto | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者名 |
戸田, 勇希
石浦, 菜岐佐
神原, 弘之
冨山, 宏之
× 戸田, 勇希 石浦, 菜岐佐 神原, 弘之 冨山, 宏之
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| 著者名(英) |
Yuki, Toda
Nagisa, Ishiura
Hiroyuki, Kanbara
Hiroyuki, Tomiyama
× Yuki, Toda Nagisa, Ishiura Hiroyuki, Kanbara Hiroyuki, Tomiyama
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，CPU と密に結合するコプロセッサの合成に基づくハードウェア/ソフトウェア協調設計手法を提案する．本手法は，バイナリコードの任意の区間を高位合成によってコプロセッサ化する．CPU とコプロセッサ間の制御の受け渡しは，コプロセッサによるプログラムカウンタの監視/更新により実現する． CPU とコプロセッサ間のデータ授受は， コプロセッサがレジスタファイルおよびフォワーディングユニットに直接アクセスすることにより行う． コプロセッサの起動/終了やソフトウェア/ハードウェア間のデータの受け渡しのオーバヘッドが非常に小さい上，バイナリコードの書き換えは一切不要である．この手法に基づいて，AES 暗号化処理の一部を MIPS (R3000) 互換プロセッサに結合可能なコプロセッサとして FPGA 上に合成した結果，CPU 単体と比較して，LUT 数 6.8% の増加で実行サイクル数を 37% 短縮できた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This article presents a novel hardware/software codesign method based on synthesis of coprocessors tightly coupled with CPUs. Given a software binary, its arbitorary part is synthesized into a coporcessor. The coprocessor watches and writes into the program counter of the CPU to achieve fast control transfer between the CPU and the coprocessor. The coprocessor directly accesses the register file and the forwarding unit of the CPU to exchange data with minimium delay. In a preliminary experiment, a part of the AES encription program is synthesized into a coprocessor, running with MIPS R3000 compatible CPU on FPGA. The coprocessor reduced the total cycles for computation by 37% with 6.8% increase in the LUT count. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2010-ARC-187, 号 16, p. 1-6, 発行日 2010-01-21 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
