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アイテム
FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討
https://ipsj.ixsq.nii.ac.jp/records/66897
https://ipsj.ixsq.nii.ac.jp/records/66897248e4c75-6ace-41df-b65b-abebeeb3d21a
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM09142025 (372.7 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-11-25 | |||||||
| タイトル | ||||||||
| タイトル | FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Study of Floorplanning for Asynchronous Circuits with Bundled-data Implementation on FPGAs | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 物理設計 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 会津大学 | ||||||||
| 著者所属 | ||||||||
| 会津大学 | ||||||||
| 著者所属 | ||||||||
| 国立情報学研究所 | ||||||||
| 著者所属 | ||||||||
| 東京大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Aizu | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Aizu | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Informatics | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo | ||||||||
| 著者名 |
齋藤, 寛
濱田, 尚宏
米田, 友洋
南谷, 崇
× 齋藤, 寛 濱田, 尚宏 米田, 友洋 南谷, 崇
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| 著者名(英) |
Hiroshi, Saito
Naohiro, Hamada
Tomohiro, Yoneda
Takashi, Nanya
× Hiroshi, Saito Naohiro, Hamada Tomohiro, Yoneda Takashi, Nanya
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 束データ方式による非同期式回路において性能を決める要因は，遅延素子を含む制御回路の遅延である．したがって，実装の対象となる FPGA 上での制御回路の遅延を概算し，入力から出力までの制御回路の遅延の総和が最小となるようフロアプランを行う． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A factor to decide the performance of asynchronous circuits with bundleddata implementation is the delay of the control circuit including delay elements. This paper shows a floorplan method for bundled-data implementation so that the sum of control delays from inputs to outputs is minimized while estimating the control delays on the target FPGA. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2009-SLDM-142, 号 25, p. 1-6, 発行日 2009-11-25 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
