WEKO3
アイテム
ループアドレスレジスタを用いた命令キャッシュ機構
https://ipsj.ixsq.nii.ac.jp/records/66282
https://ipsj.ixsq.nii.ac.jp/records/66282b5eaff79-99ba-4a1a-b187-381815ed0158
名前 / ファイル | ライセンス | アクション |
---|---|---|
![]() |
Copyright (c) 2009 by the Information Processing Society of Japan
|
|
オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
---|---|---|---|---|---|---|---|---|
公開日 | 2009-10-19 | |||||||
タイトル | ||||||||
タイトル | ループアドレスレジスタを用いた命令キャッシュ機構 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Instruction Cache Mechanism with Loop Address Register | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | プロセッサアーキテクチャ | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
山形大学大学院理工学研究科情報科学専攻 | ||||||||
著者所属 | ||||||||
山形大学大学院理工学研究科情報科学専攻 | ||||||||
著者所属 | ||||||||
山形大学大学院理工学研究科情報科学専攻 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Science and Engineering, Yamagata University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Science and Engineering, Yamagata University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Science and Engineering, Yamagata University | ||||||||
著者名 |
伊藤, 剛
× 伊藤, 剛
|
|||||||
著者名(英) |
Takeshi, Ito
× Takeshi, Ito
|
|||||||
論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本研究では、ループに着目したキャッシュ機構について述べる。プロセッサとメインメモリのアクセス速度の差を解消するためにキャッシュが用いられている。キャッシュはサイズの増加に伴い性能も向上するが、同時に消費電力も増加してしまう。そこでループのみを専用キャッシュに格納して、キャッシュサイズを削減させる。ループを動的に検出する方法としてループアドレスレジスタ (LAR) がある。 LAR は分岐命令、およびジャンプ命令のターゲットアドレスを格納する。本研究では LAR に格納できるターゲットアドレス数と同数のループキャッシュを導入する手法を提案する。アーキテクチャレベルのシミュレータによる検証の結果、ループキャッシュを分割した場合、1 つのループキャッシュを用いた従来手法よりもキャッシュサイズを 1KB 少なくしたうえで、IPC が約 50% 向上した事が示された。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this study, we speak the cache mechanism that paid its attention to a loop. Cache is used to cancel a processor and a difference of the access speed of the main memory. As for the cache, the performance improves with increase of the size, too, but the power increases at the same time, too. Therefore we store away only a loop to exclusive cache and let you reduce a cache size. There is loop address register (LAR) as a method to detect a loop for motion. LAR stores away a divergence order and the target address of the jump order. we suggest technique to introduce the loop cache of the number of the target addresses and the same number that LAR can store away into in this study. It was shown that about 50% IPC improved after having reduced a cache size 1 kbyte than the conventional technique how we used one loop cache for when we divided loop cache as a result of inspection by the simulator of the architecture level. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
研究報告計算機アーキテクチャ(ARC) 巻 2009-ARC-185, 号 5, p. 1-6, 発行日 2009-10-19 |
|||||||
Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |