メニーコアアーキテクチャ研究のためのスケーラブルなHW評価環境ScalableCoreシステム

• Item type: SIG Technical Reports(1)
• 公開日: 2009-10-19
• タイトル: メニーコアアーキテクチャ研究のためのスケーラブルなHW評価環境ScalableCoreシステム
• タイトル / 言語: en
• タイトル: ScalableCore system: Scalable HW Evaluation Environment for Many-core Architecture Researches
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 並列計算およびマルチコアプロセッサ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属: 東京工業大学大学院情報理工学研究科／科学技術振興機構
• 著者所属: 東京工業大学大学院情報理工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology / Japan Science and Technology Agency(JST)
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Engineering, Tokyo Institute of Technology
• 著者名: 高前田, 伸也; 渡邉, 伸平; 姜, 軒; 藤枝, 直輝; 植原, 昂; 三好, 健文; 吉瀬, 謙二
• 著者名(英): Shinya, Takamaeda; Shimpei, Watanabe; Ken, Kyou; Naoki, Fujieda; Koh, Uehara; Takefumi, Miyoshi; Kenji, Kise
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: メニーコアアーキテクチャの動作を現実的な時間でシミュレーションするために，我々はハードウェアによるシミュレーション環境 ScalableCore を提案している．これは，シミュレーションノード (ScalableCore Unit) を，共通の接続インターフェース (ScalableCore Board) を用いて接続することで，高い拡張性を実現する．本論文では，小容量の FPGA を複数用いた ScalableCore システムの実装方法を検討する．この実装方法は，メニーコアプロセッサ内の各コアを各 FPGA に対応づけることで，ハードウェアによるシミュレーション環境の実装で問題となる，複雑さの軽減を可能とする．我々は，試作した ScalableCore Unit と ScalableCore Board を用いた ScalableCore システム上に，メニーコアアーキテクチャ M-Core の実装を行っている．実装中の ScalableCore システムにおいて，シンプルな M-Core 用アプリケーションを動作させ，実際にプロセッサの構築ができることを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In order to practically simulate many-core processor, the authors proposed ScalableCore, which is a simulator by using hardware. ScalableCore consists of Simulation nodes named ScalableCore Unit and common interfaces between ScalableCore Units named ScalableCore Board. Each of them corresponds to cores in the target processor and the buses between cores, respectively. Since each ScalableCore Board can connect four ScalableCore Units around it, ScalableCore can realize high scalability. This paper shows an implementation method of prototyping system with a lot of small-sized FPGAs. The proposed method reduces that the implementation complexity which is a major problem for constructing a simulator by using hardware. The authors implement Many-core architecture or M-Core on a preliminary system of ScalableCore with commercial FPGAs and our designed printed-circuit boards. On the current system, some simple applications for M-Core work well. It is confirmed that the actual construction of a Many-core processor on a ScalableCore system is possible.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2009-ARC-185, 号 3, p. 1-10, 発行日 2009-10-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会