論理設計検証テストプログラム生成ツールの開発と評価方式

• Item type: SIG Technical Reports(1)
• 公開日: 2009-07-28
• タイトル: 論理設計検証テストプログラム生成ツールの開発と評価方式
• タイトル / 言語: en
• タイトル: Development and Evaluation of Generator Test Program for Logic Design Verification
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: アーキテクチャ（2）/ハードウェア検証
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 広島市立大学
• 著者所属: 広島市立大学／現在，ローム株式会社
• 著者所属: 広島市立大学
• 著者所属(英): en
• 著者所属(英): Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Hiroshima City University / Presently with Rohm Corporation
• 著者所属(英): en
• 著者所属(英): Hiroshima City University
• 著者名: 元安, 優; 山下, 純一; 北村, 俊明
• 著者名(英): Yu, Motoyasu; Junichi, Ymashita; Toshiaki, Kitamura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: プロセッサの多機能化や高性能化によって論理設計が複雑になっており，設計者があらゆる実行状況を設定して論理シミュレーションを行い検証することは不可能である．そこで，プロセッサの実装を進める上で必要となる，プロセッサの論理設計を検証するためのテストプログラムの開発を行った．また，テストプログラムによる検証をより効率の良いものにするため，テストプログラムの評価方法について検討を行った．今回開発した 2 種類のランダムテストを用いることで全体の検証率の向上が期待できることが示された．ハードウェア内の制御信号に着目するという評価方式は，テストプログラムを評価する上で良い指標になることがわかった．さらに，設計ソース，制御信号の遷移状態を解析することで状態数の上限値を算出し，テストプログラムが全体の何割程度検証できたかを求めることができるようになることがわかった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Logic design of processor becomes complicated by many functions and the high performance of the processor. So, it is impossible that we test all instructions to set up all execution situations on a logic simulation. In implementing a processor, the test program for verifying the logic design of that is indispensable. In this research, we developed the several types of test programs, to overcome this situation. Moreover, in order to verify processor by a test program efficiently, we examined the evaluation system of a test program. Using this method, we can characterize the two kinds of random tests, that we prepared. As a result, we show the verification rate of the whole processor improves by using both. The evaluation system is a method of observing the control signals within the hardware. The evaluation system is a good barometer of the test program. Moreover, we calculate the numerical upper limit by analyzing a design source. We can compute the rate of verification progress by using this value.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2009-ARC-184, 号 29, p. 1-8, 発行日 2009-07-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会