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  1. 研究報告
  2. コンピュータセキュリティ(CSEC)
  3. 2000
  4. 68(2000-CSEC-010)

移動体端末に適したベキ乗剰余演算コプロセッサ

https://ipsj.ixsq.nii.ac.jp/records/45283
https://ipsj.ixsq.nii.ac.jp/records/45283
5900718f-d9d9-4367-8847-ff41ea8aa1cb
名前 / ファイル ライセンス アクション
IPSJ-CSEC00010001.pdf IPSJ-CSEC00010001.pdf (1.3 MB)
Copyright (c) 2000 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2000-07-25
タイトル
タイトル 移動体端末に適したベキ乗剰余演算コプロセッサ
タイトル
言語 en
タイトル A modular exponentiation coprocessor for mobile telecommunication terminals
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
(株)高度移動通信セキュリティ技術研究所(AMSL)
著者所属
(株)高度移動通信セキュリティ技術研究所(AMSL)
著者所属
(株)高度移動通信セキュリティ技術研究所(AMSL)
著者所属
(株)高度移動通信セキュリティ技術研究所(AMSL)
著者所属(英)
en
Advanced Mobile Telecommunications Security Technology Research Laboratories Co., Ltd.
著者所属(英)
en
Advanced Mobile Telecommunications Security Technology Research Laboratories Co., Ltd.
著者所属(英)
en
Advanced Mobile Telecommunications Security Technology Research Laboratories Co., Ltd.
著者所属(英)
en
Advanced Mobile Telecommunications Security Technology Research Laboratories Co., Ltd.
著者名 安斉, 潤 伊藤哲 松崎, なつめ 加藤, 武比古

× 安斉, 潤 伊藤哲 松崎, なつめ 加藤, 武比古

安斉, 潤
伊藤哲
松崎, なつめ
加藤, 武比古

Search repository
著者名(英) Jun, Anzai Satoru, Ito Natsume, Matsuzaki Takehiko, Kato

× Jun, Anzai Satoru, Ito Natsume, Matsuzaki Takehiko, Kato

en Jun, Anzai
Satoru, Ito
Natsume, Matsuzaki
Takehiko, Kato

Search repository
論文抄録
内容記述タイプ Other
内容記述 本稿では,移動体端末に適したベキ乗剰余演算コプロセッサの構成方法を提案する.提案方式は,我々が移動体端末におけるベキ乗剰余演算コプロセッサに必要な条件と考える,リアルタイム処理を実現する高速性,小型低消費電力性,盗難・紛失を前提とした耐タンパー性の各要件をバランスよく満たす.耐タンパー性については,最近活発に研究されているSide-channel attacks (Power analysis attacks Timing attacksおよびProbing attacksなど)を中心に検討する.提案方式は,ベキの左向き2進計算法を利用してベキ乗剰余演算2回を同時処理可能な回路 およびこの回路使用効率を高め,かつ耐タンパー性を実現する制御アルゴリズムからなる.
論文抄録(英)
内容記述タイプ Other
内容記述 We propose a modular exponentiation coprocessor for mobile telecommunication terminals. Such a coprocessor requires a high-speed, low power consumption, a small size, and a tamper resistant. We examine mainly side-channel attacks (power analysis attacks, timing attacks, and probing attacks etc.) that have been studied recently. Our proposed coprocessor satisfies above four requirements. Our proposed method consists of a modified right-to-left binary exponentiation circuit that executes double modular exponentiations in the same time and its schedule algorithm.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11235941
書誌情報 情報処理学会研究報告コンピュータセキュリティ(CSEC)

巻 2000, 号 68(2000-CSEC-010), p. 1-8, 発行日 2000-07-25
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-22 10:02:38.455533
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