組込みマルチコアプロセッサ向けH.264ビデオデコーダの並列化

• Item type: SIG Technical Reports(1)
• 公開日: 2007-07-19
• タイトル: 組込みマルチコアプロセッサ向けH.264ビデオデコーダの並列化
• タイトル / 言語: en
• タイトル: Parallelization of H.264 Video Decoder for Embedded Multicore Processor
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: NECシステムIPコア研究所
• 著者所属: NECシステムIPコア研究所
• 著者所属: NECシステムIPコア研究所
• 著者所属(英): en
• 著者所属(英): NEC System IP Core Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC System IP Core Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC System IP Core Research Laboratories
• 著者名: 西原康介; 幡生敦史; 森吉達治
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: H.264は携帯機器向けビデオコーデックとして広く利用されてきているが，高負荷の演算処理を要求するためソフトウェア処理をするには高性能なプロセッサが必要である．一方，組込み機器向けの高性能プロセッサとして，低消費電力でかつ大幅な性能向上が期待されるマルチコアプロセッサが注目されている．しかし，マルチコアプロセッサの性能を引き出すためには，プロセッサコア間の演算負荷の不均等やメモリアクセス競合への対応が不可欠である．そこで，H.264デコーダのマルチコアプロセッサ上での高速並列動作を目的とした，H.264デコード処理の特性に応じ分割方法を適用する同期コストを抑えた負荷分散法と，同期待ちをしているアイドルコアにおいてプリロード量を適応的に調節することで待機時間を有効に使いメモリアクセス競合を低減するプリロード手法を提案した．マルチコアプロセッサMPCoreを用いた評価では，１コアでのデコード性能が217Mcycle per second(cps)であったのに対し，4コア4並列動作では96Mcpsを実現し，約2.25倍の高速化を達成した．デコード性能の向上により動作周波数および電源電圧を下げることができ，推定ではマルチコアを用いることによりシングルコアに比べ79％の消費電力でH.264ビットストリームのデコードを実現することが可能となった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: H.264 video codec, which is widely-used for mobile devices, requires higher workload than previous standards. Thus a high-performance processor is needed to implement an H.264 decoder in software. Multicore processors are remarkable because of its high performance with low power consumption. To effectively utilize the multicore processor, the load balancing method and the reduction method of memory access contention are required. In this paper, two methods are proposed to enhance parallelized H.264 decoder performance on the multicore processor. One is a workload partitioning which can balance the load by applying appropriate parallelization policy to each H.264 decoding function. And another is the preloading method with adaptive control of the amount of data to preload, which can reduce memory access contention without an additional load. By using both proposed methods on the multicore processor MPCore, the computational load of the decoder is reduced from 217Mcps to 96Mcps and consequently the parallelized H.264 decoder obtains 2.25 times higher processing speed than non-parallel one.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10438399
• 書誌情報: 情報処理学会研究報告オーディオビジュアル複合情報処理（AVM）; 巻 2007, 号 73(2007-AVM-057), p. 25-30, 発行日 2007-07-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会