@techreport{oai:ipsj.ixsq.nii.ac.jp:00033187,
 author = {諏佐, 達也 and 村川, 正宏 and 高橋, 栄一 and 飯島, 洋祐 and 古谷, 立美 and 樋口, 哲也 and Tatsuya, Susa and Masahiro, Murakawa and Eiichi, Takahashi and Yousuke, Iijima and Tatsumi, Furuya and Tetsuya, Higuchi},
 issue = {29(2006-MPS-058)},
 month = {Mar},
 note = {近年 ディジタルLSIの高速化や微細化に伴い 製造ばらつきにより発生するクロック・スキューが 歩留の低下を招き チップ価格の上昇を引き起こしている.この問題を解決するために ディジタルLSIの製造後クロック調整技術が提案され 調整実験の結果 歩留を向上できたことが報告されている.しかし 従来手法では電源電圧や温度などの環境変動を吸収するタイミング余裕が存在しなかったため 調整後のチップの一部で不安定な動作が観察されている.そこで本研究では 設計値よりも厳しい条件で調整することにより タイミング余裕を確保しうるディジタルLSIの製造後クロック調整手法を提案する.遺伝的アルゴリズムを用いた調整実験の結果 タイミング余裕を確保した上で歩留を大幅に向上させることに成功した., To solve the problem of fluctuations in clock timing with digital LSIs (also known as the "clock skew" problem), we propose a post-fabrication clock adjustment method that ensures robust clock-timing to cope with fluctuations in the LSI environment such as temperature or power supply voltage. This method is realized by adjustment on severer condition than specifications of the LSI. Simulation experiments with genetic algorithms show that the proposed method can enhance the operational yields while ensuring sufficient timing margins.},
 title = {タイミング余裕を確保したディジタルLSIの製造後クロック調整},
 year = {2006}
}