可変長染色体 GA を用いた LDPC 符号の最適化設計システムの高速化

• Item type: SIG Technical Reports(1)
• 公開日: 2008-03-05
• タイトル: 可変長染色体 GA を用いた LDPC 符号の最適化設計システムの高速化
• タイトル / 言語: en
• タイトル: Speed Enhancement of Optimal LDPC Code Design System Using A Genetic Algorithm with Variable Length Chromosomes
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東邦大学
• 著者所属: 東邦大学
• 著者所属: 筑波大学
• 著者所属: 産業技術総合研究所
• 著者所属: 産業技術総合研究所
• 著者所属: 産業技術総合研究所
• 著者所属: 東邦大学
• 著者所属: 産業技術総合研究所
• 著者所属(英): en
• 著者所属(英): Toho University
• 著者所属(英): en
• 著者所属(英): Toho University
• 著者所属(英): en
• 著者所属(英): University of Tsukuba
• 著者所属(英): en
• 著者所属(英): ITRI, National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): ITRI, National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): ITRI, National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): Toho University
• 著者所属(英): en
• 著者所属(英): ITRI, National Institute of Advanced Industrial Science and Technology
• 著者名: 野里裕高; 石田, 由香里; 飯島, 洋祐; 村川, 正宏; 梶谷, 勇; 高橋, 栄一; 古谷, 立美; 樋口, 哲也
• 著者名(英): Hirotaka, Nosato; Yukari, Ishida; Iijima, Yosuke; Masahiro, Murakawa; Isamu, Kajitani; Eiichi, Takahashi; Tatsumi, Furuya; Tetsuya, Higuchi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，誤り訂正符号の中でも高い誤り訂正能力を持つ LDPC 符号が注目を集めている．しかし，最良な LDPC 符号の設計には，試行錯誤による膨大な時間がかかるという問題がある．この問題を解決する方法として，我々は可変長染色体 GA を用いた LDPC 最適化設計システムを提案した．このシステムでは，可変長染色体 GA を用いた多目的最適化の導入により，誤り訂正能力とトレードオフの関係にある，ハードウェア実装時の実装面積と動作周波数におけるパレート最適な LDPC 符号の集合を求めることが可能である．しかしながら，実用規模の問題を扱うためには，大幅な高速化が必要である．そこで本稿では，可変長染色体 GA を用いた LDPC 符号の最適化設計を高速化するシステムを提案する．本提案システムの高速化の特徴は，(1) マスタースレーブ方式による並列化，(2) スレーブの処理に FPGA を使用，の2点である．提案システムの有効性を検証するために，ソフトウェアによるシミュレーションを行った結果，実用規模の大きさの LDPC 符号を現実的な時間で扱える見込みを得た．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, Low Density Parity Check (LDPC) codes have been attracting much considerable attention due to their significant potential for error correction codes. However, because it is extremely difficult to design optimal LDPC codes, we have proposed a design optimization system for LDPC codes utilizing variable length chromosomes of genetic algorithm. Nevertheless, the design of practical-scale LDPC codes requires a great deal of time. Accordingly, this paper proposes an acceleration technique using both Master-Slave model-based parallelization and hardware emulation with Field Programmable Gate Arrays (FPGAs). Simulation results demonstrate that the system will be capable of designing LDPC codes of practical sizes within reasonable time constraints.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10505667
• 書誌情報: 情報処理学会研究報告数理モデル化と問題解決（MPS）; 巻 2008, 号 17(2008-MPS-068), p. 45-48, 発行日 2008-03-05
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会