@techreport{oai:ipsj.ixsq.nii.ac.jp:00032642,
 author = {佐藤政生 and 山元, 渉 and 中島, 伸佳 and 大附, 辰夫 and Masao, Sato and Wataru, Yamamoto and Nobuyoshi, Nakajima and Tatsuo, Ohtsuki},
 issue = {58(1990-AL-016)},
 month = {Jul},
 note = {電子回路をいかに小さい面積で設計するかがLSI設計の鍵である。そのために十数年前より、与えられたレイアウトを一方向に圧縮（コンパクション）する手法に関する研究が活発に行われている。レイアウト面積は配線の折り曲げ（ジョグ）を許してでも小さくすることが好ましい。チャネルに対しては有効なジョグを挿入しながら短時間のうちにコンパクションを行う手法が知られているが、チップ全体に対してはそのような手法は提案されていない。そこで本稿では、上下制約グラフ上で最短径路探索を行うことにより、ジョグ挿入を伴ったチップ・コンパクションを行う高速手法を提案する。また、計算機実験を行った結果を報告する。, The one-dimensional compaction is one of the most important tools to design dense LSI chips. To make the chips smaller by the compaction, jog insertion is quite effective. A new fast chip compaction algorithm with automatic jog insertion is presented in this paper. The algorithm is based on Dijkstra's shortest path algorithm on a constraint graph, which is derived from an input layout. Experimental results are also shown.},
 title = {ジョグ挿入を伴ったチップ・コンパクション・アルゴリズム},
 year = {1990}
}