逐次型推論マシン：CHI

• Item type: SIG Technical Reports(1)
• 公開日: 1987-09-25
• タイトル: 逐次型推論マシン：CHI
• タイトル / 言語: en
• タイトル: Co - operative High performance sequential Inference machine: CHI
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属(英): en
• 著者所属(英): C&C Systems Research Laboratories, NEC Corporation
• 著者所属(英): en
• 著者所属(英): C&C Systems Research Laboratories, NEC Corporation
• 著者所属(英): en
• 著者所属(英): C&C Systems Research Laboratories, NEC Corporation
• 著者所属(英): en
• 著者所属(英): C&C Systems Research Laboratories, NEC Corporation
• 著者所属(英): en
• 著者所属(英): C&C Systems Research Laboratories, NEC Corporation
• 著者名: 幅田伸一; 中崎, 良成; 小長谷, 明彦; 新淳; 梅村, 護
• 著者名(英): S., Habata; R., Nakazaki; A., Konagaya; J., Atarashi; M., Umemura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本報告では、通産省の第5世代計算機プロジェクトの一環として、研究開発した逐次型推論マシンCHIの設計思想、高速化手法、性能評価を中心に、小型化版CHIのハードウェア・アーキテクチャについて述べる。小型化版CHIは、CMOSゲートアレイによるLSI化などにより、デスクサイド型マシンを目指している。タグ・アーキテクチャ、大容量主記憶、PROLOGの為の専用ハードウェア・ユニットを採用し、マイクロ操作の並列処理化を進め、マイクロステップ数を減らすことに努めた。さらに、新しい命令を追加しハードウェアの機能を発揮させるように努めた。この結果、"append"プログラムの実行において、1要素の処理に必要な命令が3命令、マイクロステップ数が12ステップとなり、6MHzのマシン・クロックで500KLIPSの処理速度を得ることができた。さらに、CHIのデータと命令共用のキャッシュメモリをデータ専用と命令専用に分割することで、1要素の処理に必要なマイクロステップ数を8ないし9ステップにできることが分かった。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: A Co-Operative High performance sequential Inference (CHI) machine has been developed within the Fifth Generation Computer Systems (FGCS) project in Japan. This paper describes the CHI-II (advanced version CHI) hardware architecture, including design approach, its characteristics and performance estimation. The CHI-II was designed for personal use and to be as small as a desk-side computer, using two CMOS gate-arrays. In the design, tag architecture, large main memory capacity and Prolog oriented specialized hardware were considered for executing micro operations in parallel and reducing the number of micro steps needed in Prolog program execution. New instructions were introduced, in order to take advantage of CHI-II multiple micro operation execution. In this result, 3 machine instructions and 12 micro steps are required for a logical inference in append program. In 6 MHz machine clock, CHI-II perfomnance is estimated to be at 500 KLIPS. Moreover, using data cache and instruction cache, 8 or 9 micro steps are required for a logical inference in append program.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10485570
• 書誌情報: 情報処理学会研究報告プログラミング（PRO）; 巻 1987, 号 69(1987-PRO-042), p. 1-7, 発行日 1987-09-25
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会