FPGAを用いたマルチプロセッサシステムテストベッドの実装

• Item type: SIG Technical Reports(1)
• 公開日: 1998-03-05
• タイトル: FPGAを用いたマルチプロセッサシステムテストベッドの実装
• タイトル / 言語: en
• タイトル: Implementation of FPGA Based Architecture Test Bed For Multi Processor System
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属: 株式会社写真化学システム機器事業部電子デバイス部
• 著者所属: 株式会社写真化学 システム機器事業部 電子デバイス部
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属: 早稲田大学理工学部電気電子情報工学科
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electromics and Computer Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): System Equipment Division, Electronics Device Department, SHASHIN KAGAKU CO., LTD.
• 著者所属(英): en
• 著者所属(英): System Equipment Division, Electronics Device Department, SHASHIN KAGAKU CO., LTD.
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electromics and Computer Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Electrical, Electromics and Computer Engineering, Waseda University
• 著者名: 尾形, 航; 山本, 泰平; 水尾, 学; 木村, 啓二; 笠原, 博徳
• 著者名(英): W., Ogata; T., Yamamoto; M., Mizuo; K., Kimura; H., Kasahara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マルチプロセッサシステムのアーキテクチャ研究において対象アーキテクチャを評価するには、ソフトウェアでエミュレートを行う、或いは実際にハードウェアを製作して評価する等の手法が取られてきた。しかし前者の手法では評価に膨大な時間を要するという難点があり、一方後者の実際に製作する方法では多大な費用かががる、開発から実際に稼動して評価に入るまでに相当の期間を要する、また一度製作した機体を改造して別のアーキテクチャの評価を行う事が事実上不可能、等の問題があった。これらを解決する高速・浮動小数点演算機能を含む高機能・過大でない費用で実現可能・容易にアーキテクチャを改変可能なアーキテクチャエミュレータの製作を計画し、S?RAM型の大規模なFPGAを用いて実装した。アーキテクチャの中心となるCPUは32ビット同時処理でかつ浮動小数点演算機能を含み最高30MIPS/FLOPSのパフォーマンスを発揮してSPECやPerfectclubといった実用に即したベンチマークプログラムを走行させる能力を持つ。S?RAM型のFPGAの特性を活かし異なる複数のアーキテクチャ向けにデータ転送，同期機構，スケジューリング機構等の性能向上に有効と思われる機構を追加するなど、さまざまな試行を容易に行える。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: There are two major approaches to evaluate new multi processor system architecture, the evaluation with software emulator on WS high-performance PC. The other is the evaluation on hardware emulator. However, it takes very long time on the evaluation with the software emulator to evaluate new architecture using large benchmark programs. On the other hand, it is expensive to develop a machine. Also, it takes long time to develop new machine. Even if we have hardware, it is very difficult to modify it. So, evaluation of different architecture is difficult by using the same hardware. To cope with these problems, we have been planning an architecture emulator, which is high-performance with floating point arithmetic unit; not so expensive cost, reconfigurable easily. It is combination of S-RAM based large scale FPGAs (Field Programmable Gate Array). On the emulator using FPGAs, 32-bit CPU-CORE including Floating-Point Unit with 30MIPS/MFLOPS is implemented. This offers us to run large application (benchmark) programs such as SPEC or Perfect-Benchmark. With the feature of S-RAM based FPGA, we can implement different architectures or we can implement special mechanism for efficient parallel processing such as data transfer control unit, synchronization unit, and task scheduling unit and so on.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10463942
• 書誌情報: 情報処理学会研究報告ハイパフォーマンスコンピューティング（HPC）; 巻 1998, 号 18(1997-HPC-070), p. 79-84, 発行日 1998-03-05
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会