@techreport{oai:ipsj.ixsq.nii.ac.jp:00029397,
 author = {近藤, 正章 and 岩本, 貢 and 中村, 宏 and Masaaki, Kondo and Mitsugu, Iwamoto and Hiroshi, Nakamura},
 issue = {22(2000-HPC-085)},
 month = {Mar},
 note = {近年プロセッサと主記憶の性能格差の問題が深刻化している。そのため、キャッシュブロッキングなどの手法により、データアクセスの局所性をできる限り向上させ、主記憶へのアクセスを低減することが高性能を得るために重要となる。本稿では、HPC分野において重要性が増しつつある3次元PDE solverについて、キャッシュラインを考慮し、主記憶アクセス時のデータトラフィックを少く抑えることができるブロックサイズ選択法を提案する。また、既存の手法と本手法との性能比較を行い、提案する手法の有効性を示す。提案する手法は既存の手法に比べ、キャッシュミス回数を削減することができ、高性能が得られることがわかった。, Because performance disparity between processor and main memory is serious, it is necessary to reduce off-chip memory accesses by exploiting temporal locality. Loop tiling is a well-known optimization which enhance data locality. In this paper, we show a new cost model to select the best tile size in 3D partial differential equations(PDEs) solvers. Our cost model carefully takes account of cache line impact. Thus, it successfully reduces data traffics between cache and main memory or lower level cache. We also present performance evaluation of our cost model. The evaluation results reveal the superiority of our cost model to other cost model proposed so far.},
 title = {キャッシュラインを考慮した3次元PDE solverの最適化手法},
 year = {2001}
}