@techreport{oai:ipsj.ixsq.nii.ac.jp:00027803,
 author = {石川, 貴史 and 宇佐美, 公良 and 野上, 一孝 and 五十嵐, 睦典 and 南, 文裕 and 川崎, 幸雄 and 金沢, 正博 and 青木, 孝哲 and 高野, みどり and 水野, 千春 and 市田, 真琴 and 園田, 慎次 and 高橋, 誠 and 畑中, 直行 and Takashi, Ishikawa and Kimiyoshi, Usami and Kazutaka, Nogami and Mutsunori, Igarashi and Fumihiro, Minami and Yukio, Kawasaki and Masahiro, Kanazawa and Takahiro, Aoki and Midori, Takano and Chiharu, Mizuno and Makoto, Ichida and Shinji, Sonoda and Makoto, Takahashi and Naoyuki, Hatanaka},
 issue = {50(1997-SLDM-084)},
 month = {May},
 note = {2種類の電源電圧を併用する事により、論理回路の消費電力を削減する、設計自動化技術を紹介する。この技術は、2電源化処理及び、配置・配線処理で構成される。2電源化処理では、回路からタイミングに余裕が残っている（即ちクリティカルではない）部分を抽出し、この部分のセルの電源電圧を、標準よりも低い電圧に変更する。一方配置・配線処理では、レイアウトのロウ毎に電源電圧を割り振り、前述の2電源化処理により、電源電圧の低下を決定されたセル群を、低い電圧を供給するロウに、それ以外のセル群を標準電圧を供給するロウに、各々配置する。これにより、面積のオーバーヘッドを最小限に抑えつつ、2種類の電源電圧が混在できる。これらの技術を共に、メディア・プロセッサのランダム・ロジック部に適用した処、面積は15%増加したが、性能を維持したまま、消費電力を平均47%削減する結果が得られた。, This paper describes an automated design technique to reduce power by making use of two supply voltages. The technique consists of structure synthesis, placement and routing. The structure synthesizer clusters the gates off the critical paths so as to supply the reduced voltage to save power. The placement and routing tool assigns either the reduced voltage or the unreduced one to each row so as to minimize the area overhead. Combining these techniques together, we applied it to the random logic modules of a media processor chip. The combined technique reduced the power by 47% on average with an area overhead of 15% at the random logic, while keeping the performance.},
 title = {多電源を用いた低消費電力化設計手法のメディア・プロセッサーへの適用},
 year = {1997}
}