ビットシリアルFPGAのフルカスタム設計

• Item type: SIG Technical Reports(1)
• 公開日: 1997-10-28
• タイトル: ビットシリアルFPGAのフルカスタム設計
• タイトル / 言語: en
• タイトル: Full Custom Design for Bit Serial FPGA
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京工業大学 工学部 電気・電子工学科
• 著者所属: 東京工業大学 工学部 電気・電子工学科
• 著者所属: 東京工業大学 工学部 電気・電子工学科
• 著者所属: 東京工業大学 工学部 電気・電子工学科
• 著者所属: 東京工業大学 工学部 電気・電子工学科
• 著者所属(英): en
• 著者所属(英): Department of Electrical and Electronic Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electrical and Electronic Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electrical and Electronic Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electrical and Electronic Engineering, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electrical and Electronic Engineering, Tokyo Institute of Technology
• 著者名: 太田, 章久; 清水頭, 武信; Imanuddin, Amril; 一色, 剛; 國枝, 博昭
• 著者名(英): Akihisa, Ohta; Takenobu, Shimizugashira; Imanuddin, Amril; Tsuyoshi, Isshiki; Hiroaki, Kunieda
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿ではビットシリアルパイプラインデータパスに適した新しいFPGAのアーキテクチャを提案し、それに基づき試作したLSIについて述べる。我々は以前にFPGAを使った大規模書き替え可能システムについてのビットシリアルデータパスの自動合成をおこない既存のFPGA上でのビットシリアルパイプラインデータパスの有用性を示した。今回の研究ではビットシリアルパイプラインデータバスに適したFPGAの設計をおこなった。0.5μm2-metalのCMOSプロセスを用いて試作した結果、3.5mm角（IOパッドを除く）でトランジスタ数は200k、クロック周波数は156MHzであった。また更にこのアーキテクチャの問題を示すと共に改善策として新しいルックアップテーブルのアーキテクチャについて提案する。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we present our work on the design of a new FPGA architecture targeted for high-performance bit-serial pipeline datapath and its VLSI implementation. We have previously developed a bit-serial datapath synthesis system for large-scale configurable systems composed of a number of FPGA devices and successfully demonstrated the advantages of bit-serial pipeline datapath on conventional FPGA devices which are high device utilization and high speed. Here, we have developed our own FPGA architecture which is customized for high-performance bit-serial pipeline datapaths. The chip consists of 200k transistors on 3.5mm square substrate (excluding the IO pact area) using 0.5μ 2-metal process technology. The estimated clock frequency is 156MHz. Moreover we will describe disadvantages of our previous architecture and propose new lookup table architecture as improvement of performance.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1997, 号 103(1997-SLDM-085), p. 121-128, 発行日 1997-10-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会