@techreport{oai:ipsj.ixsq.nii.ac.jp:00027755,
 author = {中嶋, 雄一郎 and 鈴木, 将貴 and 戸川, 望 and 柳澤, 政生 and 大附, 辰夫 and Yuichiro, Nakajima and Masataka, Suzuki and Nozomu, Togawa and Masao, Yanagisawa and Tatsuo, Ohtsuki},
 issue = {43(1998-SLDM-088)},
 month = {May},
 note = {本稿では，枝配線部分に分布定数回路を適応したクロック配線を対象とする遅延感度解析を確立し，本解析に基づくクロック配線最適化手法を提案する．同期式ディジタル回路では，回路動作の安定性や消費電力の問題等から，各フリップフロップへのクロックの供給は同時に行われることが求められる．特に近年の高速動作する集積回路では，クロック配線の善し悪しがシステムの性能に繋がるため，より正確に遅延時間を見積もることが必要となる．本手法では正確な遅延を算出するために，分布定数回路に基づきクロック配線の各シンクに対する遅延感度を算出する．算出値から，線形計画法により各配線長の最適解を求める．本手法の計算機実験した結果を報告し，手法の有効性を検証する．, In synchronous digital circuit systems, a clock signal is needed to arrive at each flip-flop simultaneously in order to operate a circuit correctly. Particularly in a circuit operating with high clock frequency, since the circuit performance is directly dependent on the clock tree layout, we need more accurate delay analysis. This paper establishes delay sensitivity analysis for clock tree modeled by distributed constant circuits and proposes a clock tree optimization algorithm based on this analysis. Experimental results show efficiency and effectiveness of this algorithm.},
 title = {分布定数回路の遅延感度解析に基づくクロック配線最適化手法},
 year = {1998}
}