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BIST向け検査点挿入方式のFF共用に関する考察
https://ipsj.ixsq.nii.ac.jp/records/27689
https://ipsj.ixsq.nii.ac.jp/records/276890910e56e-3e2d-4d63-84f8-4d086da7e1c2
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM98091003.pdf (869.9 kB)
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Copyright (c) 1999 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1999-02-04 | |||||||
| タイトル | ||||||||
| タイトル | BIST向け検査点挿入方式のFF共用に関する考察 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | On Flip - flop Sharing in Test Point Insertion for Scan - Based BIST | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 汎用コンピュータ事業部 | ||||||||
| 著者所属 | ||||||||
| （株）日立ビジネスソリューション | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| General Purpose Computer Division, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Business Solution, Ltd. | ||||||||
| 著者名 |
中尾, 教伸
小林, 誠治
畠山, 一実
飯島, 一彦
寺田, 聖二
× 中尾, 教伸 小林, 誠治 畠山, 一実 飯島, 一彦 寺田, 聖二
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| 著者名(英) |
Michinobu, Nakao
Seiji, Kobayashi
Kazumi, Hatayama
Kazuhiko, Iijima
Seiji, Terada
× Michinobu, Nakao Seiji, Kobayashi Kazumi, Hatayama Kazuhiko, Iijima Seiji, Terada
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，検査点挿入方式の面積オーバーヘッドを低減するために，検査点に使われるフリップフロップ（TP用FF）の共用方法について考察する．制御点に関しては，可制御性に影響がある領域が互いに交わらない複数の制御点のTP用FFを共用するとともに，相関のある制御点についても効果的な場合のみTP用FFを共用する．観測点に関して，可観測性に影響がある領域が互いに交わらない複数の観測点に対し，EORやAND ORゲート等の圧縮回路を通してTP用FFを共用する。この圧縮回路を観測点における可制御性によって選択するのが特徴である。また，観測点，制御点ともに，通常論理に使われるFFとTP用FFを共用することで，面積オーバーヘッドを大幅に削減する方法について述べる．提案した方法の有効性を確認するため，実用回路を用いた実験結果を示す． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper presents a flip-flop (FF) sharing technique to reduce the area overhead by test point insertion for circuits designed by full-scan based BIST scheme. FFs of independent control points are shared, and there exist the efficient cases for FF sharing of dependent control points. FFs of independent observation points are shared through compactors such that EOR. AND and OR gate. The key is selection of compactors in according to controllability of the signals to be inserted observation points. Also, a technique for sharing FFs in normal logic and FFs using as test points are introduces. We evaluate efficiency of the proposed method by experimental results. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1999, 号 12(1998-SLDM-091), p. 17-24, 発行日 1999-02-04 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
