@techreport{oai:ipsj.ixsq.nii.ac.jp:00027547,
 author = {石原, 亨 and 浅田, 邦博 and Tohru, Ishihara and Kunihiro, Asada},
 issue = {117(2001-SLDM-103)},
 month = {Nov},
 note = {近年の集積回路の低電圧化にともない、閾値電圧が低下しサブスレッショルドリーク電流の増加が問題となっている。一方、プロセッサベースのシステムでは CPU の一クロックサイクル内にキャッシュメモリからのデータを読み出すためにキャッシュメモリの高速化が重要な課題となっている。本稿では、キャッシュメモリの高速化とリーク電流の削減を目的としたアーキテクチャレベルの手法を提案する。キャッシュメモリのアレイ部分を幾つかのブロックに分割し、少数のブロックのみを低閾値で動作させることにより高速アクセスかつ低リーク電流を可能にする。過去の履歴情報から次にアクセスされるブロックを予測し、閾値を動的に変更させることにより、アクセス時間を増加させること無くキャッシュメモリのリーク電流を1/20に削減できることを確認した。, An architectural level technique for a high performance and low energy cache memory is proposed in this paper. The key idea of our approach is to divide a cache memory into several number of cache blocks and to activate a few parts of the cache blocks. The threshold voltage of each cache block is dynamically changed according to an utilization of each block. Frequently accessed cache blocks are woken up and others are put to sleep by controlling the threshold voltage. Since time overhead to change the threshold voltage can not be neglected, predicting a cache block which will be accessed in next cycle is important. History based prediction technique to predict cache blocks which should be woken up is also proposed. Experimental results demonstrated that the leakage energy dissipation in cache memories optimized by our approach can be less than 5% of energy dissipation in a cache memory which does not employ our approach.},
 title = {ディープサブミクロン時代におけるキャッシュメモリのリーク電流削減手法},
 year = {2001}
}