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システム液晶のための配線容量抽出手法
https://ipsj.ixsq.nii.ac.jp/records/27238
https://ipsj.ixsq.nii.ac.jp/records/2723847d23a29-257e-45be-9bc3-34f97cf109de
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM04117016.pdf (823.4 kB)
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Copyright (c) 2004 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2004-12-02 | |||||||
| タイトル | ||||||||
| タイトル | システム液晶のための配線容量抽出手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Interconnect Capacitance Extraction for System LCD Circuits | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 大阪大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| シャープ株式会社 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 中央大学 | ||||||||
| 著者所属 | ||||||||
| 兵庫県立大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| SHARP Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Chuo University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| University of Hyogo | ||||||||
| 著者名 |
内田, 好弘
谷, 貞宏
橋本, 昌宜
築山, 修治
白川, 功
× 内田, 好弘 谷, 貞宏 橋本, 昌宜 築山, 修治 白川, 功
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| 著者名(英) |
Yoshihiro, Uchida
Sadahiro, Tani
Masanori, Hashimoto
Shuji, Tsukiyama
Isao, Shirakawa
× Yoshihiro, Uchida Sadahiro, Tani Masanori, Hashimoto Shuji, Tsukiyama Isao, Shirakawa
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | システム液晶など配線とグランド平面の距離が遠い構造では，配線間の容量結合が大きく容量の見積もりが困難である．本稿ではグランド平面の距離と容量結合の関係を調べ，結合容量を制度よく見積もるための容量抽出手法について考察する．配線構造全体をフィールドソルバで解析するのは困難であるため，計算量，データ規模を削減する方法として４種類の領域分割に基づく抽出方法を評価した．システム液晶上の基本的な配線構造である格子構造に対して領域分割をおこない，分割をせずに解析した容量値と比較した結果，総容量，結合容量とも高精度に抽出できる領域分割法を明らかにした． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper discusses interconnect parasitic capacitance extraction for system LCD circuits, where coupling capacitance is much significant since a ground plane locates far away unlike LSI designs. In order to implement an accurate and efficient capacitance extraction system, interconnect structures are spatially divided into several regions considering capacitance coupling range, and analyzed in each region using 3-D field solver. In this paper, four division methods are evaluated in 3×3 lattice structure that is a basic and common structure in system LCD circuits. Experimental results reveal efficient division methods for accurate capacitance extraction. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2004, 号 122(2004-SLDM-117), p. 89-94, 発行日 2004-12-02 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
