@techreport{oai:ipsj.ixsq.nii.ac.jp:00027236,
 author = {吉田, 浩章 and Kaushik, De and Vamsi, Boppana and 池田, 誠 and 浅田, 邦博 and Hiroaki, Yoshida and Kaushik, De and Vamsi, Boppana and Makoto, Ikeda and Kunihiro, Asada},
 issue = {122(2004-SLDM-117)},
 month = {Dec},
 note = {最近我々は回線のトポロジ解析に基づいたセル内の寄生見積もり手法を提案した[1]．この手法は簡単なスタンダードセルに対しては有効であることが示されているが，特に複雑なセルに対してはその制度は十分ではない．また簡単なセルに対しても，高い精度を得るためには慎重な校正を必要となっている．これらの問題を解決するため，本論文では非常に高速なトランジスタ配置手法を用いることによって，校正を行うことなく，複雑なセルに対しても正確な寄生見積もりを可能とする手法を提案する．最後に提案手法の例題に対する計算機実験の結果を示し，本手法の妥当性を示す．, Recently we proposed a pre-layout estimation method of intra-cell parasitics based on topology analysis[1]. Although the paper showed that the parasitics inside simple cells could be estimated very accurately, it performs a poor estimation on complex cells. Additionally, even for such simple cells, it requires a deliberate calibration to obtain accurate estimates. To overcome these draw backs, this paper proposes a new estimation method based on a fast transistor-level placement algorithm. Our experiment on an industrial standard cell library demonstrates the validity of the new method.},
 title = {高速トランジスタ配置を用いたセル内寄生見積もり手法},
 year = {2004}
}