@techreport{oai:ipsj.ixsq.nii.ac.jp:00027235,
 author = {飯塚, 哲也 and 池田, 誠 and 浅田, 邦博 and Tetsuya, Iizuka and Makoto, Ikeda and Kunihiro, Asada},
 issue = {122(2004-SLDM-117)},
 month = {Dec},
 note = {本稿では，CMOS論理セルのレイアウトを高速に生成するためのセルレイアウトの階層的生成手法を提案する．本手法では，まず与えられたトランジスタレベルネットリストを分割し，それぞれの論理ブロックに対して我々が以前に提案した充足可能性判定を用いたCMOS論理セルレイアウト生成手法を適用する．このときに次のプロセスである論理ブロック配置の際にブロック間でなるべく多くの拡散を共有することができるように新たなコスト関数を設ける．次に，得られた回路ブロックを同様の手法を用いて最小幅に配置・配線し回路全体のレイアウトを生成する．本手法は階層化を用いているため，フラットに生成した最小幅のレイアウトよりも大きい幅のレイアウトを生成する可能性があるが，ほぼ全ての回路に対して最小幅の配置を生成できることを示す．さらに，本レイアウト生成手法の処理時間を従来手法と比較することで，特にトランジスタ数の多い回路に対して処理時間を大幅に削減できることを示し，従来手法より規模の大きい回路にも適用可能であることを示す．また，本手法と商用ツールとの比較から，商用ツールよりもセル幅はわずかに増加してしまうが，約3％の処理時間で32種のCMOS論理回路のレイアウトを生成できることを示す．, This paper proposes a hierarchical layout synthesis method for high-speed layout synthesis of CMOS logic cells. The proposed method partitions a given transistor-level netlist into blocks and place all transistors hierarchically. Intra-block placement uses an exact transistor placement method which is based on Boolean Satisfiability. In this step, a new cost function is introduced to maximize the number of the connections by diffusion sharing between blocks. All blocks are placed in the minimum area and the routability of a generated placement is checked using Boolean Satisfiability. The proposed method reduces the runtime for cell synthesis drastically. Although this method has possibility to generate wider placements than the exact minimum width placement generated flatly, the experimental result show that the width becomes larger for only 1 out of 32 cells. The comparison results between a commercial tool show that although the width of the layouts generated by our method is a little larger, the proposed method generates 32 CMOS logic cells in only 3% runtime.},
 title = {充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法},
 year = {2004}
}