@techreport{oai:ipsj.ixsq.nii.ac.jp:00027109,
 author = {飯塚, 哲也 and 池田, 誠 and 浅田, 邦博 and Tetsuya, IIZUKA and Makoto, IKEDA and Kunihiro, ASADA},
 issue = {121(2005-SLDM-122)},
 month = {Nov},
 note = {本稿では歩留まり最適化のためのセルレイアウトのデコンバクション手法を提案する．歩留まりを考慮した論理合成やフィジカル合成などにおいては歩留まりを最適化したセルライプラリが必要不可欠であり，提案手法では元々のセルレイアウトをデコンバクションすることでレイアウトの歩留まりを自動的に最適化する．本手法では，与えられたタイミング制約の下でセルレイアウトのデコンバクシヨンを行う．タイミング制約の記述には，与えられる元々のレイアウトの遅延時間からの，デコンバクションによる遅延の増分を近似計算するモデルを提案し，それを用いる．実験結果から遅延時間の近似が十分な精度を実現していることが示され，またセルの性能と歩留まりのトレードオフカーブが得られることが示された．このようなトレードオフカーブから必要な性能のレイアウトを選び出し，歩留まりを最適化したライブラリとして追加しておくことで，歩留まりを考慮した最適化手法に必要不可欠なライブラリの構築を行うことができる．, This paper proposes a yield optimization method for standard-cells under timing constraints. Yield-aware logic synthesis and physical optimization require yield-enhanced standard cells and the proposed method automatically creates yield-enhanced cell layouts by de-compacting the original cell layout. However, the careless modification of the original layout may degrade its performances severely. Therefore, the proposed method de-compacts the original layout under given timing constraints using a Linear Prograrrming (LP). We develop a new accurate linear delay model which approximates the difference from the original delay and use this model to formulate the timing constraints in the LP. Experimental results show that the proposed method can pick up the yield variants of a cell layout from the trade off curve of cell delay versus critical area and is used to create the yield-enhanced cell library which is essential to realize yield-aware VLSI design flows.},
 title = {セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンバクション手法},
 year = {2005}
}