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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2006
  4. 126(2006-SLDM-127)

最小p-準クリーク被覆問題に対するハードウェアアルゴリズム

https://ipsj.ixsq.nii.ac.jp/records/27000
https://ipsj.ixsq.nii.ac.jp/records/27000
b3ed1e76-7284-4fae-9090-f834945647c7
名前 / ファイル ライセンス アクション
IPSJ-SLDM06127034.pdf IPSJ-SLDM06127034.pdf (556.3 kB)
Copyright (c) 2006 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2006-11-30
タイトル
タイトル 最小p-準クリーク被覆問題に対するハードウェアアルゴリズム
タイトル
言語 en
タイトル A Hardware Algorithm for the Minimum p-quasi Clique Cover Problem
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
会津大学大学院コンピュータ理工学研究科
著者所属
会津大学大学院コンピュータ理工学研究科
著者所属
会津大学大学院コンピュータ理工学研究科
著者所属
会津大学大学院コンピュータ理工学研究科
著者所属(英)
en
The Graduate School of Computer Science and Engineering, The University of Aizu
著者所属(英)
en
The Graduate School of Computer Science and Engineering, The University of Aizu
著者所属(英)
en
The Graduate School of Computer Science and Engineering, The University of Aizu
著者所属(英)
en
The Graduate School of Computer Science and Engineering, The University of Aizu
著者名 渡辺, 秀一 北道, 淳司 奥山, 祐市 黒田, 研一

× 渡辺, 秀一 北道, 淳司 奥山, 祐市 黒田, 研一

渡辺, 秀一
北道, 淳司
奥山, 祐市
黒田, 研一

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著者名(英) Shuichi, WATANABE Junji, KITAMICHI Yuichi, OKUYAMA Kenichi, KURODA

× Shuichi, WATANABE Junji, KITAMICHI Yuichi, OKUYAMA Kenichi, KURODA

en Shuichi, WATANABE
Junji, KITAMICHI
Yuichi, OKUYAMA
Kenichi, KURODA

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論文抄録
内容記述タイプ Other
内容記述 論文では最小p-準クリーク被覆問題に対するハードウェアアルゴリズムを提案し それをFPGA上へ実装する本問題はNP完全として知られ 応用分野の一つに遺伝子発現プロファイル解析がある.本問題の計算時間の削減は遺伝子解析の高速化にとって重要である.本アルゴリズムは計算時間の削減のためニューラルネットワークを採用するリングネットワークを用いた本アーキテクチャは全てのモジュールが互いに独立して並列動作が可能であるので 本アルゴリズムを高速に実行できる.本手法は既存手法より解の探索能力が高く,計算時間が小さいことを示す.
論文抄録(英)
内容記述タイプ Other
内容記述 This paper proposes a hardware algorithm for the minimum p-quasi clique cover problem, and it is implemented on FPGA. This problem is known as NP-complete and appears in the gene expression profile analysis. The reduction of the calculation time for this problem is important to accelerate the gene analysis. Our algorithm adopts a neural network for the reduction of the calculation time. Our architecture using a ring network can ac celerate the execution of our algorithm because all modules can execute in parallel independently. We show our method is better than the existing methods in the searching ability of a solution and the calculation time.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 情報処理学会研究報告システムLSI設計技術(SLDM)

巻 2006, 号 126(2006-SLDM-127), p. 205-210, 発行日 2006-11-30
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-22 18:45:58.401466
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