@techreport{oai:ipsj.ixsq.nii.ac.jp:00026982,
 author = {浜口, 加寿美 and 明石, 貴昭 and 湯井, 丈晴 and 後藤, 謙治 and 岡本, 実幸 and 杉浦, 正志 and 土屋, 丈彦 and 千綿, 幸雄 and 竹田, 津弘州 and 李, 建道 and 高嶺, 美夫 and Kasumi, Hamaguchi and Takaaki, Akashi and Takeharu, Yui and Kenji, Goto and Miyuki, Okamoto and Masashi, Sugiura and akehiko, Tsuchiya and Yukio, Chiwata and Hirokuni, Taketazu and KunDo, Lee and Yoshio, Takamine},
 issue = {126(2006-SLDM-127)},
 month = {Nov},
 note = {JEITA(社団法人電子情報技術産業協会)ＥＤＡ技術専門委員会／標準化小委員会傘下で １０社のメンバにより組織されているSystem Verilogタスクグループが System Verilogの「設計のための構文」及び「検証のための構文」の中から「アサーション」をチュートリアル形式で説明します．, SystemVerilog Task Group which is formed by members from ten companies under the Standardization Support Sub-Committee of EDA Technical Committee, JEITA (Japan Electronics and Information Technology Industries Association) will present a tutorial style lecture of two feature of SystemVerilog; "design construct" and "assertion" in the "verification construct".},
 title = {［特別講演］System Verilogチユートリアル},
 year = {2006}
}