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アイテム
タイミングエラーの予報を目的とするカナリアFFの挿入位置限定
https://ipsj.ixsq.nii.ac.jp/records/26752
https://ipsj.ixsq.nii.ac.jp/records/2675220bc0ac6-7d37-40f9-a509-051e1b6275ab
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2008 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2008-11-10 | |||||||
タイトル | ||||||||
タイトル | タイミングエラーの予報を目的とするカナリアFFの挿入位置限定 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Insertion-Point Selection of Canary FF for Timing Error Prediction | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州大学大学院システム情報科学府 | ||||||||
著者所属 | ||||||||
福岡大学工学部電子情報工学科/九州大学大学院システム LSI 研究センター/独立行政法人科学技術振興機,CREST | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学府 | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学研究院/独立行政法人科学技術振興機,CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Electronics Engineering and Computer Science, Fukuoka University /System LSI Research Center, Kyushu University / Japan Science and Technology Agency, CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Information Science and Electrical Engineering, Kyushu University / Japan Science and Technology Agency, CREST | ||||||||
著者名 |
國武勇次
× 國武勇次
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著者名(英) |
Yuji, Kunitake
× Yuji, Kunitake
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 半導体製造技術の進展に伴い,プロセスばらつき,電源電圧のゆらぎや温度変化などが回路遅延に与える影響が増加している.我々はこれらの回路遅延の変化により発生するタイミングエラーを予報する機構としてカナリア FF を提案している.カナリア FF は通常の FF を二重化する構造をもつため,適用するにあたって面積の増加が問題となる.本論文では,面積増加を抑制するためにカナリア FF の挿入位置の限定方法を提案しその評価を行う. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | The deep submicron semiconductor technologies increase parameter variations. The increase in parameter variations requires excessive design margin that has serious impact on performance and power consumption. In order to eliminate the excessive design margin, we are investigating canary logic. The canary logic requires additional circuits consisting of a Flip-Flop (FF) and a comparator. Thus, the canary logic suffers large area overhead. In order to reduce the area overhead, this paper proposes an insertion point selection strategy of canary FF and evaluates it. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2008, 号 111(2008-SLDM-137), p. 85-89, 発行日 2008-11-10 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |