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アイテム
オンチップメモリを用いたHPCプロセッサの検討
https://ipsj.ixsq.nii.ac.jp/records/25899
https://ipsj.ixsq.nii.ac.jp/records/2589920174e59-d21b-484b-9f27-6fef4d31feca
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1999 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1999-03-04 | |||||||
タイトル | ||||||||
タイトル | オンチップメモリを用いたHPCプロセッサの検討 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A study of HPC processor using On - Chip Memory | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
筑波大学電子・情報工学系 | ||||||||
著者所属 | ||||||||
東京大学工学研究科電気工学 | ||||||||
著者所属 | ||||||||
筑波大学電子・情報工学系 | ||||||||
著者所属 | ||||||||
東京大学先端科学技術研究センター | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Institute of Information Sciences and Electronics, University of Tsukuba | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Electrical Engineering, The University of Tokyo | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Institute of Information Sciences and Electronics, University of Tsukuba | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Research Center for Advanced Science and Technology, University of Tokyo | ||||||||
著者名 |
近藤, 正章
坂井, 修一
朴, 泰祐
中村, 宏
× 近藤, 正章 坂井, 修一 朴, 泰祐 中村, 宏
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著者名(英) |
Masaaki, Kondo
Shuichi, Sakai
Taisuke, Boku
Hiroshi, Nakamura
× Masaaki, Kondo Shuichi, Sakai Taisuke, Boku Hiroshi, Nakamura
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では,CPUとメモリをシングルチップ上に融合させたプロセッサ・メモリ混載型LSIについて,特にHPC分野をターゲットにしたアーキテクチャの検討を行なう.プロセッサ・メモリ混載型LSIでは,オンチップメモリに対するアクセスが低レーテンシかつ高バンド幅であるため,性能向上が期待されるが,HPCではワーキングセットが大きく,オンチップメモリにそのすべてが収まりきらないことが多い.ここでは,最初に,HPC用VLSIアーキテクチャとしてオンチップメモリ,オフチップメモリの両者を持つアーキテクチャを考え,その命令セットおよびハードウェア構成の概略を提案する.次に,オンチップ・オフチップ両メモリのスループット,浮動小数点演算器数などをパラメータとして,いくつかのプログラムについての予備実験を行ない,アーキテクチャの諸元を設定する.さらに,Linpackベンチマークプログラムにおける性能予測では,オンチップメモリを用いたブロッキングを行なうことにより,プロセッサ・メモリ混載型LSIで高性能が得られることを確認した. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this paper, we describe our study of processor-memory intergrated LSI architecture aiming at performance improvement of HPC applications. The memory-integrated processor has low latency and high bandwidth in respect of access to the on-chip memory. In the HPC applications, however, their working sets are too large to fit into the on-chip memory. Therefore we discuss VLSI architecture with both on-chip and off-chip memories, and we propose an outline of extended instructions and hardware. In addition, to decide architectural factors, the performance of some programs are evaluated with on-chip/off-chip memory throughput and number of floating point pipeline units being parameterized. And Linpack benchmark examination shows that memory-integrated processor achieves high performance taking on-chip memory blocking algorithm. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10444176 | |||||||
書誌情報 |
情報処理学会研究報告システムソフトウェアとオペレーティング・システム(OS) 巻 1999, 号 21(1998-OS-080), p. 85-90, 発行日 1999-03-04 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |