WEKO3
アイテム
記号処理言語プロセッサOliveのアーキテクチャ評価
https://ipsj.ixsq.nii.ac.jp/records/24597
https://ipsj.ixsq.nii.ac.jp/records/24597980ceb4f-20b3-4d12-b38c-3e959e706899
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1990 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1990-09-28 | |||||||
タイトル | ||||||||
タイトル | 記号処理言語プロセッサOliveのアーキテクチャ評価 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Performance Evaluation of Symbolic Processing Language Processor : Olive | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
日本電気(株)C&Cシステム研究所 | ||||||||
著者所属 | ||||||||
日本電気(株)C&Cシステム研究所 | ||||||||
著者所属 | ||||||||
日本電気(株)C&Cシステム研究所 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
C&C Systems Research Lab., NEC Corporation | ||||||||
著者所属(英) | ||||||||
en | ||||||||
C&C Systems Research Lab., NEC Corporation | ||||||||
著者所属(英) | ||||||||
en | ||||||||
C&C Systems Research Lab., NEC Corporation | ||||||||
著者名 |
幅田伸一
× 幅田伸一
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著者名(英) |
Shinichi, Habata
× Shinichi, Habata
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 記号処理言語プロセッサOliveのアーキテクチャ評価を行った。Oliveは、RISCアプローチによる1チップ化とマシンクロックの高速化に重点を置いたハードウェア・アーキテクチャを採用し、タグ・アーキテクチャ、命令レベル並列処理機能、分岐方向予想型命令の3機能による記号処理言語の高速化を狙っている。さらに、load/storeなど汎用命令の高速実行に注意を払っており、従来の記号処理言語専用マシンが苦手としていたCなどのプログラミング言語も高速実行できる。評価では、導入した3機能の効果、Dhrystone値による汎用プロセッサとしての処理性能を求め、Oliveの有効性を確認すると共に、今後の課題を明確にした。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper reports a performance evaluation of an Olive processor, designed to attain high performance in symbolic processing language program execution, especially Lisp and Prolog. Olive is based on a RISC (Reduced Instruction Set Computer), and has three features; a tag-architecture, an instruction-level parallel processing facility and a conditional-branch instruction for squashing. The effectiveness of three features are measured. Measurement results shows that a tag-architecture attains 1.2 - 1.7 times speed-up, an instruction-level parallel processing architecture improves an execution speed 1.3 - 1.5 times faster, and a conditional-branch instruction for squashing achieves 1.1 - 1.3 times speed-up improvement. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1990, 号 78(1990-ARC-084), p. 1-8, 発行日 1990-09-28 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |