@techreport{oai:ipsj.ixsq.nii.ac.jp:00024508,
 author = {中島, 雅逸 and 中野, 拓 and 中倉, 康浩 and 吉田, 忠弘 and 後井, 良之 and 中居, 祐二 and 瀬川, 礼二 and 岸田, 武 and 廉田, 浩 and Masaitsu, Nakajima and Hiraku, Nakano and Yasuhiro, Nakakura and Tadahiro, Yoshida and Yoshiyuki, Goi and Yuji, Nakai and Reiji, Segawa and Takeshi, Kishida and Hiroshi, Kadota},
 issue = {64(1991-ARC-089)},
 month = {Jul},
 note = {数値計算分野を主たるアプリケーションとする次世代超高速並列計算機ADENART?Hのプロセッシング・エレメントとしてスーパースカラ・マイクロプロセッサOHMEGAを開発した。OHMEGAはスーパースカラ方式と呼ばれる命令レベルの並列実行方式を採用し、1クロックサイクルごとに同時に2命令を並列実行する。さらにout?of?orderの命令実行、データ依存関係に関わる動的なハザード解消、条件コード先見によるノン?ペナルティ条件分岐等の特徴を有することにより、高い実行性能を実現する。本報告では、OHMEGAにおける動的ハザード解消機構であるDTC(rectly　Tag　Compa)方式と、分岐命令実行および、外部メモリアクセスに関しての高速化手法ついて述べる。, We have developed a VLSI superscalar microprocessor as a processing element for next generation massively parallel computer system ADENART-H, and it's called OHMEGA processor. OHMEGA processor adopts superscalar architecture that executes two scalar instructions at each clock cycle, and has some architectural features, out-of-order execution of instructions, dynamic hazard resolution mechanism (DTC method), and non-penalty conditional branch execution. OHMEGA processor realizes a very high performance by taking advantage of these architectural improvement. This paper describes the architectural features of OHMEGA processor, dynamic hazard resolution mechanism (DTC method) and architectural improvement for conditional branch execution and external memory access operation.},
 title = {スーパースカラ・マイクロプロセッサOHMEGAにおける動的ハザード解消機構と高速化手法},
 year = {1991}
}