多重制御フロー機構を備えた資源共有型プロセッサ・アーキテクチャ

• Item type: SIG Technical Reports(1)
• 公開日: 1992-06-12
• タイトル: 多重制御フロー機構を備えた資源共有型プロセッサ・アーキテクチャ
• タイトル / 言語: en
• タイトル: A Resource - Shared Processor Architecture with a Multiple Control - Flow Mechanism
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属: 松下電器産業（株）メディア研究所
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Media Research Laboratory, Matsushita Electric Industrial Co., Ltd.
• 著者名: 平田, 博章; 木村, 浩三; 永峰, 聡; 望月, 義幸; 西村, 明夫; 中瀬, 義盛; 西澤, 貞次
• 著者名(英): Hiroaki, Hirata; Kozo, Kimura; Satoshi, Nagamine; Yoshiyuki, Mochizuki; Akio, Nishimura; Yoshimori, Nakase; Teiji, Nishizawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、プロセッサの機能ユニットの使用率を改善するために多重スレッド技術を用いる要素プロセッサ・アーキテクチャについて述べる。本プロセッサは複数の命令流（スレッド）を並列実行するための多重制御フロー機構を有し、複数のヘテロジニアスな機能ユニットに対して、複数の命令流からの命令を並列発行する。機能ユニットに対する命令間のコンフリクトは動的に調停する。異なる命令流間では命令の依存関係が存在しないため、プロセッサのスループットを飛躍的に向上させることができる。シミュレーションによる評価では、11個の機能ユニットを備えたプロセッサで、並列実行スレッド数に比例した性能向上が確認できた。なお、ここで述べた多重スレッド技術をスーパスカラ方式と組み合わせて使用した場合についても評価し、価格性能比の観点からその効果について議論する。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we present a multithreaded processor architecture oriented for use as a base processor of multiprocessor systems. A processor implementing our architecture is facilitated with a multiple control-flow mechanism which enables instructions from different threads to be issued simultaneously to multiple heterogeneous functional units. These issued instructions begin execution unless there are functional unit conflicts. This parallel execution scheme significantly increases the utilization of functional units, and, therefore, greatly improves machine throughput. Simulation results show that our n-threaded eleven-functional-unit processor (n≤8) can achieve a speed-up to nearly a factor of n, over a single-threaded processor. We also discuss the combination of our multithreading technique with a superscalar design.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1992, 号 48(1992-ARC-094), p. 9-16, 発行日 1992-06-12
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会